Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek

Podobne dokumenty
Układy FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek

Język opisu sprzętu VHDL

Systemy wbudowane. Układy programowalne

Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak pok. 107, tel

Układy programowalne

Układy programowalne. Wykład z ptc część 5

Elektronika i techniki mikroprocesorowe

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS

Elektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara

PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE

Układy reprogramowalne i SoC Wprowadzenie

Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita

Cyfrowe układy scalone

Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych

Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja

Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1

Cyfrowe układy scalone

Układy programowalne. Wykład z ptc część 5

Elementy cyfrowe i układy logiczne

5. PROGRAMOWALNE UKŁADY LOGICZNE

Cyfrowe układy scalone

Technika Cyfrowa 2. Wykład 1: Programowalne układy logiczne

Systemy na Chipie. Robert Czerwiński

PROJEKTOWANIE UKŁADÓW VLSI

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny)

Część 2. Funkcje logiczne układy kombinacyjne

Projektowanie układów FPGA. Żródło*6+.

Kombinacyjne bloki funkcjonalne

Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu

4. Wpisz do tabeli odpowiednie oznaczenia ukladów: PAL, PLA, PLE

Temat: Pamięci. Programowalne struktury logiczne.

Architektura komputerów Wykład 2

Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc

Rok akademicki: 2030/2031 Kod: EIT s Punkty ECTS: 4. Poziom studiów: Studia I stopnia Forma i tryb studiów: -

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.

Programowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych

Architektura komputerów

Opracował: Jan Front

POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji.

Układy logiczne. Wstęp doinformatyki. Funkcje boolowskie (1854) Funkcje boolowskie. Operacje logiczne. Funkcja boolowska (przykład)

Współczesne techniki informacyjne

UKŁAD SCALONY. Cyfrowe układy można podzielić ze względu na różne kryteria, na przykład sposób przetwarzania informacji, technologię wykonania.

MIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.

Cyfrowe układy scalone c.d. funkcje

Politechnika Warszawska

Bramki logiczne Podstawowe składniki wszystkich układów logicznych

Technika cyfrowa Synteza układów kombinacyjnych

Programowalne układy logiczne kod kursu: ETD Wprowadzenie do techniki FPGA W mgr inż. Maciej Rudek dr inż.

Technika cyfrowa Synteza układów kombinacyjnych (I)

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych

System mikroprocesorowy i peryferia. Dariusz Chaberski

METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH

Rok akademicki: 2016/2017 Kod: EAR s Punkty ECTS: 4. Poziom studiów: Studia I stopnia Forma i tryb studiów: -

PROJEKTOWANIE UKŁADÓW MIKROPROGRAMOWANYCH Z WYKORZYSTANIEM WBUDOWANYCH BLOKÓW PAMIĘCI W MATRYCACH PROGRAMOWALNYCH

Elementy cyfrowe i układy logiczne

Wyjścia analogowe w sterownikach, regulatorach

Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych

Rok akademicki: 2013/2014 Kod: EEL s Punkty ECTS: 2. Poziom studiów: Studia I stopnia Forma i tryb studiów: Stacjonarne

Podstawy układów mikroelektronicznych

THE HARDWARE IMPLMENTATION OF THE PS/2 PROTOCOL ON SPARTAN 3 FPGA DEVICE IMPLEMENTACJA SPRZĘTOWA PROTOKOŁU PS/2 W UKLADZIE FPGA SPARTAN 3

Katedra Mikroelektroniki i Technik Informatycznych

Układy cyfrowe i operacje logiczne

Programowalna matryca logiczna

Tranzystor JFET i MOSFET zas. działania

Ukªady Kombinacyjne - cz ± I

Lista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.

Adam Korzeniewski - p. 732 dr inż. Grzegorz Szwoch - p. 732 dr inż.

Układy FPGA w przykładach, część 2

Układy logiczne układy cyfrowe

Krótkie przypomnienie

Podstawy Informatyki JA-L i Pamięci

POLITECHNIKA POZNAŃSKA

Plan wykładu. Architektura systemów komputerowych. Cezary Bolek

Sterowniki Programowalne (SP)

Opis przedmiotu zamówienia

Programowanie Układów Logicznych kod kursu: ETD6203. Wprowadzenie do techniki FPGA W mgr inż. Maciej Rudek dr inż.

PODSTAWY TEORII UKŁADÓW CYFROWYCH

Układy kombinacyjne Y X 4 X 5. Rys. 1 Kombinacyjna funkcja logiczna.

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa Wstęp... 11

Projektowanie. Projektowanie mikroprocesorów

Układy logiczne układy cyfrowe

Podział układów cyfrowych. rkijanka

Programowalne układy logiczne kod kursu: ETD Wprowadzenie do techniki FPGA W mgr inż. Maciej Rudek

Systemy wbudowane. Uproszczone metody kosyntezy. Wykład 11: Metody kosyntezy systemów wbudowanych

POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych. Instytut Telekomunikacji Zakład Podstaw Telekomunikacji

Opis przedmiotu zamówienia CZĘŚĆ 1

ZL10PLD. Moduł dippld z układem XC3S200

Wstęp Architektura... 13

Sterowniki PLC. Elektrotechnika II stopień Ogólno akademicki. przedmiot kierunkowy. Obieralny. Polski. semestr 1

AiR_UCiM_3/5 Układy Cyfrowe i Mikroprocesorowe Digital Circuits and Microprocessors

Struktura i działanie jednostki centralnej

Szyfry strumieniowe w układach programowalnych FPGA. Marcin Rogawski

Lista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami

Wykład Mikroprocesory i kontrolery

Zaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:

Transkrypt:

Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek

Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable Gate Array Technology ed. S.M. Trimberger Digital System Design And Prototyping Using Field Programmable Logic, Z. Salcic, A. Smailagic

Program wykładu Dlaczego PLD? Systematyka Geneza współczesnych układów PLD Trochę teorii Układy PAL/GAL, PLA Współczesne układy PLD CPLD FPGA CPLD vs FPGA

Systemy cyfrowe Pamięci Mikroprocesory Logika Interfejsy sprzętowe, transmisja danych, wyświetlanie, przetwarzanie sygnałów,...

Dwa podejścia n 1 i / 0 a i b i 1 sum=0 for i=0 to n-1do sum=sum+a(i) b(i) 2 Stos b Stos a R + R Logika kontrolna

Które podejście? Dane złożone Rozwiązanie sprzętowe Platforma wieloprocesorowa proste FSM Procesor proste Instrukcje złożone

Układy cyfrowe Układy cyfrowe Wielkie standardy ASIC Fullcustom Semicustom PLD Gate Array Standart Cell CPLD FPGA

PLD vs ASIC Koszt implementacji projektu Modyfikacja projektu Koszt NRE Ryzyko projektowe Weryfikacja projektu Testowanie Koszt/rozmiary chipu Szybkość Jakość projektowania

PLD vs ASIC Opłacalność stosowania

Pamięć jako kombinacyjny PLD (y 1,y 2,..., y k ) =F(x 1,x 2,..., x n ) X y 1 y 2 y k...00000...00001...00010...00011...00100 0 1 1 0 0 0 1 1 0 0 0 1 1 0 0 x 0 x 1 x 2 x 3 x 4... x n A0 A1 A2 A3 A4... An D0 D1 D2... Dk y 0 y 1 y 2... y k...00101 0 0 0...00110 0 0 0...00111 1 1 1!!! Rozwiązanie bardzo rozrzutne.

Postać kanoniczna funkcji logicznej F(A,B,C,...) Literały: A, A, B, B, C, C,... Mintermy: A B C, A C,... Postać kanoniczna: A B+A C +A B C+...

Programowalna sieć AND/OR

Realizacja matrycy OR

Realizacja matrycy AND

Układy typu PLA Programmable Logic Array Cechy: Matryca OR i matryca AND programowalne Możliwe współdzielenie (min)termów przez funkcje wyjściowe Wejścia i wyjścia są jednokierunkowe.

Układy typu PAL Programmable Array Logic Cechy: Matryca AND programowalna Matryca OR stałe Nie możliwe współdzielenie (min)termów przez funkcje wyjściowe Posiada dwukierunkowe wejścia/wyjścia Możliwość zwiększania liczby dostępnych dla jednego wyjścia termów

Rodzina układów PAL Kombinacyjne (PAL16L8 ) Do realizacji logiki kombinacyjnej Sekwencyjne (PAL16R4 ) Do realizacji logiki sekwencyjnej (FSM) Arytmetyczne (PAL16A4 ) Sumy termalne mogą być łączone przez XOR

Legendarny 22V10

22V10 tryby pracy OLMC

Element programowania EPROM

Wspóczesne PAL PAL 16V8 16 wejść 8 wyjść Wyjścia typu uniwersalnego ang. variable 8 termów na wyjście 32 wejścia do matrycy AND Kontrolne funkcje 1 termu OLMC Output Logic Macro Cell

Element programowania EEPROM

PAL16V8/GAL16V8 GenericArray Logic PAL Programowanie oparte o technologię EPROM GAL Programowanie oparte o technologię EEPROM

Układy CPLD Complex PLD Układy CPLD to kombinacja kilku struktur PAL w jednym układzie. Typowo zawierają: struktury PAL (MC+AND), matrycę połączeniową (UIM/PIA) i bloki we/wy (IO).

CPLD. Macrocell

CPLD. Input Output Block

Układy FPGA Field Programmable Gate Arrays Gate Array FPGA Stanowią jednorodne medium realizacji układów cyfrowych Odpowiadają hierarchicznemu modelowi projektowania FPGA SRAM Xilinx, Altera Antyfuse Actel EEPROM MAX Altera??

Element programowania SRAM Ulotność Jakość układów Pamięć zewnętrzna Technologia Reprogramowalność Moc

Element programowania Antifuse Rezystancja Technologia Rozmiary Moc Czas programowania OTP Testowalność Actel antyfuse

Elementy składowe FPGA Bloki logiczne. Realizują cyfrowe układy kombinacyjne i sekwencyjne. Matryce komutacyjne. Do realizacji sieci połączeń Zasoby połączeniowe Bloki we/wy. Połączenie bloków logicznych z wyprowadzeniami zewnętrznymi

Klasyczna struktura FPGA Technologia programowania wymusza strukturę SRAM based Antifuse based

Bloki logiczne (CLB, LE, MC)

Matryca połączeń Połączenia typu: Programmable interconect C Switch matrix S

Sieć połączeń Zasoby połączeniowe decydują o zaletach i wadach FPGA.

CPLD czy FPGA? EEPROM based ALTERA MAX II structure

Multiplekser zamiast LUT Actel Sposób atrakcyjny przy małym rozmiarze klucza programowalnego - antifuse MUX 2:1 realizuje dowolną funkcję logiczna 2 zmiennych Realizacja technologiczne zgodna z realizacją sieci połączeń FPGA Duża funkcjonalność niewielkim kosztem

Przykład z MUX firmy Actel Realizuje wszystkie funkcje 3 zmiennych Realizuje wiele funkcji 4 zmiennych

Multipleksery w funkcji przerzutników C1=0, C2=clk: rising edge flip-flop

CPLD vs FPGA CPLD FPGA Struktura niejednorodna Struktura tablicowa Średnia ilość zasobów Duża ilość zasobów Narzucona struktura połączeń Duża dowolność łączenia zasobów Duża szybkość Średnia szybkość