Programowalne układy logiczne kod kursu: ETD Wprowadzenie do techniki FPGA W mgr inż. Maciej Rudek

Transkrypt

1 Programowalne układy logiczne kod kursu: ETD Wprowadzenie do techniki FPGA W mgr inż. Maciej Rudek

2 Informacje Prowadzący: Konsultacje: Strona kursu: mgr inż. Maciej Rudek Wt: 015a/104b C2 g Cz: 015a/104b C2 g Kontakt: lab. 015a lub 104b w C2 tel

3 Kalendarz - laboratorium Zajęcia pełne 3 Oddanie projektu

4 Kalendarz - wykład Zajęcia od 23 lutego do 18 maja Kolokwium 8 czerwca 4 Zajęcia połówkowe 8:00 9:30

5 Wymagania wstępne cel Zakładam, że podstawy już opanowane W tym roku ciąg dalszy techniki cyfrowej i VHDL-a w praktyce 5

6 6 Tematyka kursu wykład

7 Tematyka kursu - projekt / Quatrus Prime -? 7 8 spotkań po 2 godz. (90 min) i 1 spotkanie 1 godz. (45 min)

8 Zaliczenie Wykład: cykl 7 wykładów kolokwium zaliczeniowe -> test wyboru, termin: ostatni wykład tj. 8 czerwca 2018 godz. 7:30, poprawa: odpowiedź ustna 15 czerwca 2018 godz. 7:30 (?). 8

9 Zaliczenie zajęcia projektowe Projekt: 8 spotkań, praca na zajęciach kilka zadań realizowanych w czasie zajęć, projekt indywidualny: wybór tematu, założenia projektowe, kod programu, uruchomienie, szczegółowa dokumentacja projektu, prezentacja. Realizacja projektu: od drugich zajęć 9

10 Literatura kursu O jezyku Verilog i układach programowalnych FPGA: [1] D. Kania, Układy logiki programowalnej, Podstawy syntezy i sposoby odwzorowania technologicznego, Wydawnictwo PWN (2012) [2] J. Majewski, P. Zbysiński, Układy FPGA w przykładach, Wydawnictwo BTC, [3] P. Zbysiński, J. Pasierbiński, Układy programowalne pierwsze kroki, wydanie 2, BTC Warszawa, 2004 [4] J. Pasierbiński, P. Zbysiński, Układy programowalne w praktyce, Wydawnictwa Komunikacji i Łączności, 2001 [5] Z. Hajduk, Wprowadzenie do języka Verilog, Wydawnictwo BTC, 2009 [6] T. Łuba, B. Zbierzchowski, Komputerowe projektowanie układów cyfrowych, WKŁ, 2000 [7] Z. Hajduk, Wprowadzenie do języka Verilog, Wydawnictwo BTC, 2009 [8] P. Minns, E. Ian, FSM-based digital design using Verilog HDL, John Wiley & Sons, 2008 [9] P.P. Chu, FPGA prototyping by Verilog examples: Xilinx Spartan-3 version. John Wiley & Sons, 2011 [10] D. Donald, P. Moorby, The Verilog Hardware Description Language, Vol. 2. Springer Science & Business Media, 2002 Źródła internetowe: [1] [2] [3] [4] [5] [6] [7] 1

11 Prawo Moore a Prawo Moore a 1965 przewiduje wykładniczy wzrost liczby tranzystorów w układach scalonych co miesięcy

12 od tranzystora do FPGA pierwszy tranzystor ostrzowy skonstruowany w laboratoriach firmy Bell Telephone Laboratories przez Johna Bardeena oraz Waltera Housera Brattaina, 1949 pierwszy tranzystor złączowy Shockley, 1958 pierwszy układ scalony, Jack Kilby, Texas Instruments, (Kilby zastosował german i połączenia drucikami) 1959 pierwszy monolityczny krzemowy prototyp układu scalonego Robert Noyce, Fairchild Sem pierwsze planarne układy scalone, Fairchild Sem. i Texas Instruments Prawo Moore a 1965 przewiduje wykładniczy wzrost liczby tranzystorów w układach scalonych co miesięcy 1967 Micromosaic precursoc ASIC, (Application-Specific Integrated Circuit - ASIC) 1970 pamięć statyczna RAM (256 bitów) Fairchild, symbol 4100, 1970 pamięć dynamiczna RAM (1024 bity) Intel, symbol 1103, 1971 opracowanie pierwszego mikroprocesora 4-bitowego Intel 4004, (2300 tranzystorów, 34 rozkazy, 60k rozkazów/s), rok później Intel 8008 (8-bit, 45 rozkazów, 300k rozkazów/s) 1975 prekursor PLD opracowany przez firmę Signetics układ o strukturze PLA 1978 opracowanie układu o strukturze PAL przez firmę Monolithic Memoriec 1980 technologia CMOS, dominują układy BiCMOS i SOI, pierwszy milion tranzystorów w jednym układzie 1985 narodziny FPGA firma Xilinx Pierwszy tranzystor, 1947 Pierwszy układ scalony, 1958 Pierwszy monolityczny układ scalony,1959

13 Czym jest VLSI? VLSI (Very-large-scale integration) jest to proces łączenia ze sobą tysięcy tranzysotrów w pojedynczym chipie krzemowym w celu wykonania układu scalonego IC (integrated circuit). VLSI znane jest od lat 70 ch i zanim się pojawiło układy elektroniczne pełniły tylko jedna funkcję np. ROM, RAM, CPU. Wraz z pojawieniem się techniki VLSI możliwe było wykonanie ich w pojedynczym chipie jednym słowem wspomaga procedurę projektową IC. Skala integracji Liczba tranzystorów SSI Smal-Scale Integration MSI Medium-Scale In LSI Large-Scale In VLSI Very Large-Scale In ULSI Ultra Large-Scale In. >= 10 7

14 Czym jest VLSI Zasadniczo istnieją trzy typy zastosowania technologii VLSI: Analogowe wzmacniacze, filtry, przetworniki danych, pętle synchronizacji fazowych (PLL), sensory... ASIC urządzenia które realizują ściśle określone zadanie np.: procesory sygnałowe, układy graficzne, kodeki dźwięku/grafiki SoC (system on chip) kompletny układ cyfrowy, elementy cyfrowe, analogowe, radiowe. Ze względu na złożoność często poszczególne elementy pochodzą od różnych dostawców

15 Procedura projektowa IC Specyfikacja Co ma dany układ wykonywać, in/out Architektura Podstawowe zasoby, połączenia, Rejestry-komunikacja maszyny stanów, połączenia Logika Bramki, przełączniki, zatrzaski, połączenia Schemat Tranzystory, elementy elektryczne, połączenia Weryfikacja Realizacja - fabrykacja Maski itp.

16 VLSI vs HDL vs ASICS vs FPGA VHDL(VHSIC HDL czyli Very High Speed Integrated Circuit Hardware Description Language) oraz VERILOG są językami programowania które pomagają w automatyzacji projektowania IC. Umożliwiają projektowanie oraz symulację, zanim zostanie wykonana fizyczna struktura. Pozwala to na wykonanie układu na poziomie abstrakcji(?) RTL (register transfer level) oraz pozwala na transfer tego czegoś do postaci bramek logicznych oraz połączeń między nimi czyli przejście do wykonania schematu połączeń i planowania rozmieszczenia elementów. Co to takiego to RTL? I o co chodzi z poziomami abstrakcji?

17 Poziomy abstrakcji Behavioral najwyższy poziom abstrakcji, określa zachowanie układu, lub jego otoczenie. Jego postać zbliżona jest do algorytmu jak w programie komputerowym, NIE jest syntezowalny. RTL niższy poziom abstrakcji, Jest zdefiniowany przez połączone ze sobą przerzutniki, multipleksery, zatrzaski określa sprzęt (hardware) który ma być wykorzystany oraz sposób wymiany danych między tymi komponentami. JEST syntezowalny. Gate level najniższy poziom abstrakcji, z wykorzystaniem elementów logicznych, bramek. Nie musi być syntezowalny lub może być wynikiem syntezy.

18 VLSI vs HDL vs ASICS vs FPGA Więc jaka jest różnica między VLSI a HDL? VLSI są to duże układy oraz użyta technologia do ich wytworzenia HDL technika opisu sprzętu za pomocą języka VHDL lub/i Verilog

19 VLSI vs HDL vs ASICS vs FPGA

20 FPGA vs ASIC FPGA Krótszy czas wprowadzania produktu Brak początkowe wydatków na NRE (non-recurring engineering) Prostsze cykl projektowania Bardziej przewidywalny cykl projektu Reprogramowalne pola ASIC Pełna możliwość niestandardowej konfiguracji Niższe koszty jednostkowe (przy wielkich partiach produkcyjnych) Small Form Factor SSF zmniejszanie rozmiarów urządzenia do minimum

21 Producenci ukł. programowalnych 21, Altium Designer

22 Definicja układu programowalnego Układ programowalny to układ scalony, którego właściwości funkcjonalne nie są definiowane przez producenta, lecz przez końcowego użytkownika. Najważniejszą cechą jest możliwość nadawania im określonych cech funkcjonalnych przez programistę. Układ programowalny jest wytwarzany z pełnym zestawem połączeń usuwanych w trakcie programowania w specjalnym programatorze wg. zaprojektowanej maski przepaleń. 22

23 23 Klasyfikacja układów logicznych

24 Cel stosowania logicznych układów programowalnych Załóżmy, że musimy powielić ten schemat 100 razy 1 układ scalony a to jego fizyczna realizacja 30 lat temu 24

25 PLD PAL - Programmable Logic Arrays PLA - Programmable Array Logic GAL 16V8 zajrzyjmy do wnętrza Standardowy symbol bramki AND i jego odpowiednik w diagramie struktury PLA, PAL 25 Szkic architektury układów PLD o strukturze PAL i PLA

26 Architektura układów CPLD i FPGA Szkic architektury układów CPLD oraz FPGA CPLD FPGA 26 CPLD zapewnia stałe opóźnienie, przewidywalne czasy propagacji

27 Podział układów programowalnych Procesory strukturalne Procesory proceduralne ASIC/ASSP HCPLD PLD SPLD PLE OR PLA AND PAL OR i AND GAL PAL + rekonfiguracja CPLD PROM FPGA PLE PLA PAL GAL

28 Struktura wewnętrzna 28 PROCESOR, MIKROKONTROLER FPGA

29 29 Macierze połączeniowe

30 Technologia połączeń wewnętrznych FUSE bezpieczniki ANTIFUSE antybezpieczniki przewodzi po przepaleniu programowane jednokrotnie dane o konfiguracji nie są przenoszone poza układ, revers enginering praktycznie niemożliwy brak wewnętrznych tranzystorów stosowane w lotnictwie i aeronautyce niezawodne, odporne na promieniowanie 20% mniejsze zużycie mocy mniejsza powierzchni układu szybsze działanie brak pojemności tranzystorów droższe w produkcji, nie nadają się do budowy prototypów EPROM kasowalne światłem UV EEPROM kasowalne elektrycznie (reprogramowalna) FLASH programowanie wielokrotne, zawartość pamięci nieulotna droższe ze względu na integrację pamięci FLSAH, skomplikowany proces technologiczny większy pobór mocy 30 SRAM programowane wielokrotnie oparte na technologii CMOS SRAM ulotne, konieczność ponownego programowanie po wyłączeniu zasilania, ładownie z zewnętrznej pamięci EPROM lub FLASH opóźniony start urządzenia ze względu na czas ładowania programu rozmiar fizyczny komórki SRAM o rząd większe niż rozmiary złącza programowalnego

31 XILINX vs ALTERA XILINX ALTERA MAX 10

32 XILINX vs ALTERA

33 XILINX vs ALTERA Logic array blocks LAB - ALTERA configurable logic blocks CLB - XILINX

34 Przykładowe pytania 1. Klasyfikacja układów programowalnych. 2. Wskazać zasadnicze różnice między układami PLA, PLE oraz PAL. 3. Wskazać różnice w budowie układów CPLD oraz FPGA. 4. Czym różni się VLS od FDL? 5. Czym różnią się układy HCPLD od SPLD? 6. Wskazać różnicę między mikrokontrolerem a procesorem. 7. Czy układy CPLD/FPGA realizują operacje sekwencyjnie czy równolegle? 8. Na jakie parametry układu CPLD/FPGA należy zwrócić uwagę? Jakie są poziomy napięć akceptowane przez układy FPGA?

35 Programowalne układy logiczne kod kursu: ETD Wprowadzenie do Altery W mgr inż. Maciej Rudek

36 Makieta - Altera FPGA 10M08DAF256C8GES 8000 komórek LE 378 kb konfigurowalnej pamięci M9K 1376 kb wewnętrznej pamięci Flash dla aplikacji użytkownika Flash Wewnętrzny generator 12-bitowy przetwornik 24 sprzętowe multiplikatory 2 wewnętrzne generatory PLL sensor temperatury interfejsy LVDS

37 Makieta - Altera 5 kanałów ADC (12 bitów/1 MSPS) z ochroną nadnapięciową (zakres pomiarowy 0 +2,5 V) Interfejs HDMI (z warstwą fizyczną CEC oraz DDC) Interfejs wideo VGA Generator sygnału zegarowego 10 MHz 4 diody LED dla aplikacji użytkownika 2 diody LED sygnalizacyjne (zasilanie, konfiguracja FPGA) Potencjometr analogowy Gniazdo karty Flash MicroSD Złącze konwertera USB/UART Zasilacz na układach Altera Enpirion Przycisk globalnego zerowania Zasilanie z USB (z bezpiecznikiem polimerowym) lub napięciem 5 V z zewnętrznego zasilacza Złącze JTAG zgodne z USB Blasterem

38 Wybór na stronie

39 Wybór na stronie

40 Wybór na stronie

41 Pobieranie plików

42 Instalacja

43 Instalacja

44 Obsługa programu

45 10M08DAF256C8GES

46 Makieta

47 Czujnik temperatury STLM20W87F firmy STMicroelectronics Cztery wyświetlacze 7-segmentowe, sterowane multipleksowo Dwie diody wielokolorowe (RGB) typu WS2812B Wbudowane dwa przyciski użytkownika oraz przycisk zerowania

48 Programowalne układy logiczne kod kursu: ETD Wprowadzenie projektów mgr inż. Maciej Rudek

49 Tematyka kursu - projekt 5 8 spotkań po 2 godz. (90 min) i 1 spotkanie 1 godz. (45 min)

50 TERMIN 2 1. Wybór tematu projektu (przemyśleć): lista na stronie www, propozycja własna. 2. Założenia projektowe do wybranego tematu: układ, urządzenie, peryferia, ogólna koncepcja, zasada działania, zastosowanie. 3. Proces realizacji: schemat działania, diagram przepływu danych, algorytm opis symboli, bloków. 4. Zasoby sprzętowe: ilość potrzebnych układów peryferyjnych, ocena możliwości implementacji w sprzęt. 5 Ocena na podstawie raportu *.doc, z powyższych punktów

51 TERMIN Realizacja koncepcji projektowej kod VHDL, diagramy, maszyna/y stanów itp, ograniczenia. 2. Kodowanie testy, głównie testbench, komponenty, schemat kodowy, troska o zasoby sprzętowe. 3. Implementacja testy poszczególnych funkcjonalności ze sprzętem, testowanie peryferiów, np. DAC, ADC, DS18B20 itp. 5 Ocena na podstawie postępów realizacji założeń

52 TERMIN 8 Oddanie projektu Dokumentacja: PDF Prezentacja ustna - PPT 5 7 min Test ze sprzętem - implementacja Zaliczenie: na podstawie projektu oraz ocen cząstkowych: waga oceny z projektu indywidualnego: 65% 5 Proszę brać pod uwagę fakt, że na realizacją projektu należy poświęcić więcej czasu niż wynika to z ilości godzin przeznaczonych na projekt.

53 Dokumentacja projektu - zawartość 5 1. Temat projektu 2. Ogólny opis projektu z zaznaczeniem jego funkcji 3. Założenia projektowe, ograniczenia, koncepcja 4. Zastosowane urządzenia peryferyjne np. LCD, ADC, itp. lista wraz z opisem zasady działania 5. Schematy maszyn stanów, diagramy przepływu danych, opis realizowanych funkcji przez poszczególne bloki 6. Podział projektu na komponenty 7. Schemat projektu generowany z ISE 8. Symulacja test bench 9. Raport z syntezy HDL, wykorzystane zasoby 10. Wynik implementacji 11. Wnioski

54 Lista tematów 1. Analizator stanów logicznych. 2. Cyfrowy regulator PID - sterowanie temperaturą. 3. Obsługa interfejsu VGA - wyświetlenie dowolnego tekstu na ekranie monitora. 4. Obsługa interfejsu PS2 - odczyt danych z klawiatury komputera. 5. Obsługa wyświetlacza LCD ze sterownikiem HD Obsługa portu szeregowego - komunikacja z PC. 7. Częstotliwościomierz sygnałów okresowo zmiennych. 8. Generator sygnału sinusoidalnego o regulowanej częstotliwości. 9. Generator sygnałów arbitralnych. 10. Trójkanałowy sterownik PWM o regulowanych parametrach. 11. Realizacja maszyny stanów - pralka, automat do kawy itp Implementacja algorytmu szybkiej transformaty Fouriera - FFT. 5

55 Lista tematów 13. Odbiornik SDR - Software Defined Radio. 14. Obsługa interfejsu USB - komunikacja z PC. 15. Obsługa interfejsu ETHERNET - serwer lub klient, komunikacja. 16. Termometr DS18B20 - pogodynka 17. Organki syntezer częstotliwości 18. Zegar czasu rzeczywistego godziny, minuty, sekundy 19. Stoper licznik czasu 20. Woltomierz, multimetr analogowy 21. Sterowane enkoderem źródło napięcia w zakresie działania przetworników DAC 22. Modulator, modulacja amplitudowa sygnałów 23. Implementacja własnego procesora w strukturze programowalnej 24. Jednostka ALU kalkulator 5

56 Obsługa portu szeregowego - komunikacja z PC Projekt powinien zawierać: - informację na temat transmisji szeregowej (wymagane linie, poziomy napięć), - specyfikacja sprzętowa, - budowa ramki danych, - maszyna stanów, - kod, symulacja - implementacja 57

57 Obsługa portu szeregowego - komunikacja z PC Projekt powinien zawierać: - testy komunikacji z PC np. przez Docklight, Terminal, Putty 58

58 Analizator stanów logicznych Projekt powinien zawierać: - specyfikację, czyli informację o parametrach sygnałów wejściowych: poziomy logiczne, możliwość identyfikacji standardowych ramek, pakietów danych - specyfikacja sprzętowa, jak będzie prezentowany wynik analizy, ile kanałów będzie obsługiwanych, - sposób implementacji projektu, - kod, testy - implementacja Prezentacja wyniku: - wyświetlacz alfanumeryczny 2 x 16, - wyświetlacz 4 x 7 segmentów, - monitor, - transmisja do PC 59

59 Termometr DS18B20 - pogodynka Projekt powinien zawierać: - specyfikację, zakres mierzonych temperatur, - schemat połączeniowy - informacje na temat interfejsu 1-wire, - sposób prezentacji wyniku, - sposób implementacji projektu, - kod, testy - implementacja Prezentacja wyniku: - wyświetlacz alfanumeryczny 2 x 16, - wyświetlacz 4 x 7 segmentów, - monitor, - transmisja do PC, - diody LED 60

60 Woltomierz, multimetr analogowy Projekt powinien zawierać: - specyfikację, zakres mierzonych napięć, - schemat połączeniowy, blokowy, - informacje na temat wykorzystywanych układów peryferyjnych DAC, ADC itp.. - sposób prezentacji wyniku, - sposób implementacji projektu, - kod, testy - implementacja Prezentacja wyniku: - wyświetlacz alfanumeryczny 2 x 16, - wyświetlacz 4 x 7 segmentów, - monitor, - transmisja do PC, - diody LED 61

61 Zegar czasu rzeczywistego, stoper Projekt powinien zawierać: - specyfikację, czyli co i jak długo liczymy co wyświetlamy, - schemat połączeniowy, blokowy - sposób prezentacji wyniku, - sposób implementacji projektu, - kod, testy - implementacja Prezentacja wyniku: - wyświetlacz alfanumeryczny 2 x 16, - wyświetlacz 4 x 7 segmentów, - monitor, - transmisja do PC, - diody LED 62

62 Pytania? sugestie? uwagi? 63

63 Wprowadzenie do środowiska ISE WebPACK

64 Strona 65 av/design-tools.html

65 66 Xilinx Ise WebPACK

66 67 Xilinx Ise WebPACK

67 68 Xilinx Ise WebPACK

68 Xilinx Ise WebPACK Zintegrowane środowisko Xilinx Ise WebPACK: - implementacja układów cyfrowych, - oraz złożonych funkcjonalności. 69

69 Xilinx Ise WebPACK Tworzenie opisu sprzętu na podstawie: - VHDL, - Verilog, - Schematu. Testowanie funkcjonalności: - Test Bench Łączenie funkcjonalności: - pakiety, - moduły - systemy wbudowane np. PicoBlaze 70

70 Xilinx ISE we/wy - Plan Ahead Processes User Constraints I/O Pin Planning 71 Zintegrowane środowisko projektowania, planowania rozkładu pinów, analizy czasowej, lokowania zasobów

71 Plan Ahead - I/O Planner View 72 Rozmieszczenie pinów I/O układu, - odwzorowanie rzeczywiste Widok wnętrza struktury układu FPGA, zasoby

72 Sygnał GND Zasilanie VCC Pin ogólnego przeznaczenia z możliwością dystrybucji sygnału zegarowego Pin ogólnego przeznaczenia Pin konfiguracyjny Pin nie podłączony do struktury wewnętrznej Pin interfejsu JTAG (TMS, TDO, TCK, TDI) Znaczenie symboli pinów I/O 73 Dystrybucja zegara: dedykowane linie i wejścia układu do dystrybucji szybkich sygnałów zegarowych zapewniające minimalne nierównomierności czasów pojawienie się zboczy zegara. Możliwy jest dostęp do linii zegarowych poprzez globalne bufory z wyprowadzeń układu lub z linii połączeniowych ogólnego przeznaczenia

73 Plan Ahead RTL diagram 74 Symboliczna reprezentacja zawartości struktury programowalnej

74 Plan Ahead konfiguracja I/O Możliwe opcje konfiguracji portów, linii wejścia/wyjścia 75

75 Poziomy logiczne I/O Prąd wyjściowy dla określonych standardów 76

76 Stany I/O Schemat połączeń wewnętrznych w obrębie portów wejścia/wyjścia Pin wejścia/wyjścia - możliwość komunikacji ze światem zewnętrznym stan pływający weak keeper sterowalny pull up sterowalny pull down 77 Możliwe opcje konfiguracji portów, linii wejścia/wyjścia

77 Opcje we/wy - Netlista 78 Wymagania dla projektu są zadawane w pliku UCF (User Constraints File): - wyprowadzenia układu (który sygnał na której końcówce), - wymagania czasowe (częstotliwość zegara, maksymalne opóźnienia), - wymagania na rozmieszczenie komponentów.

78 Opcje we/wy - Netlista Tworzenie netlisty: sieć połączeń wewnętrznych 79 NET sygnał, LOC lokalizacja wewnątrz układu, IOSTANDARD standard sygnału wyjściowego itp. PULLUP, PULDOWN - sposób podciągania we/wy do potencjału

79 Xilinx ISE programowanie - Impact Konfiguracja polega na zapisie tzw. bitstream do pamięci konfiguracyjnej układu FPGA, tryby konfiguracyjne: slave serial, master serial, slave parallel oraz boundary-scan, boundary-scan umożliwia zeskanowanie wszystkich we/wy układu, odczyt konfiguracji z pamięci FLASH lub PROM, wykorzystanie protokołu JTAG, IEEE 1149 Readback możliwość odczytania danych konfiguracyjnych układu wraz ze stanem wszystkich przerzutników, pamięci RAM, LUT 80