adanie funktorów logicznych RTL - Ćwiczenie. Cel ćwiczenia Zapoznanie się z podstawowymi strukturami funktorów logicznych realizowanymi w technice RTL (Resistor Transistor Logic) oraz zasadą ich działania.. Wykaz przyrządów zasilacz programowany woltomierz cyfrowy. 3. Przedmiot badań płytka montażowa z tranzystorami i rezystorami pokazana na rysunku. RC =470 C C RC =470 R =7k R E =0k R =7k 4. Wprowadzenie teoretyczne Rys.. Płytka montażowa ramki RTL charakteryzuje prosta konstrukcja co jest ich podstawową zaletą. Zasadniczą ich wadą jest jednak mała odporność na zakłócenia. aza każdego tranzystora jest bezpośrednio dostępna dla sygnałów zakłócających. Ze względu na jednostopniowy charakter wzmacniacza bramek układy RTL cechuje nieduża obciążalność. Podstawowe dane techniczne bramek RTL zestawiono w poniższej tabeli: zasilanie do 4 V poziom logicznego zera (0) < 03 V poziom logicznej jedynki () 5 4 V czas propagacji bramki µs obciążalność kilka moc strat 40 00 mw
Podstawowym układem w technice RTL w którym wykorzystuje się tranzystor bipolarny jako element logiczny jest bramka NOT (inwerter) której schemat ideowy oraz tabelę stanów logicznych pokazano na rysunku. Punkt pracy tranzystora w tym układzie przyjmuje na charakterystyce I C = f( ) pokazanej na rysunku 3 jedno z dwóch ściśle określonych położeń. Odpowiadają one odpowiednio: stanowi nasycenia - przez tranzystor przepływa wtedy maksymalny prąd kolektora I C U CE wynikający z wartości I = C oraz RC stanowi zatkania - prąd kolektora I C jest wtedy prawie równy zeru. UR c U we R i T U E C E U CE U we 0 0 Rys.. Schemat ideowy i tabela stanów logicznych bramki NOT ic [ma] Stan nasycenia i 6 = max Prosta rezystora i 5 i 4 i 3 i Stan zatkania i =0 (0) () Rys.3. Charakterystyki wyjściowe tranzystora U UCE [V] Rozpatrzmy dokładniej wspomniane dwa stany pracy tranzystora: ) stan nasycenia: na wejście układu z rysunku podajemy jedynkę logiczną () czyli U WE = 5V złącze baza-emiter tranzystora T jest spolaryzowane w kierunku przewodzenia U E 0 7V ( )
U płynie prąd bazy I zależny od wartości rezystora R WE E I = R tranzystor silnie przewodzi aż do nasycenia (prąd kolektora I C > βi gdzie β - wsp. wzmocnienia tranzystora) na rezystorze odkłada się napięcie U Rc równe w przybliżeniu napięciu zasilającemu U (ponieważ napięcie U CE w nasyceniu ma znikomo małą wartość ok. 0V) napięcie wyjściowe: UWY = U a więc U WY = U CE 0 czyli na wyjściu pojawia się zero logiczne (0). ) stan zatkania: na wejście układu z rysunku podajemy zero logiczne (0) czyli U WE = 0V złącze baza-emiter tranzystora T nie jest spolaryzowane w kierunku przewodzenia prąd bazy I = 0 tranzystor nie przewodzi prądu I C 0 (w szczególności płynie znikomo mały prąd blokowania) napięcie na rezystorze jest w przybliżeniu równe zero ( U 0) napięcie wyjściowe: UWY = U a więc UWY = U CE U czyli na wyjściu pojawia się jedynka logiczna (). 5. Przebieg ćwiczenia wykorzystując płytkę montażową zbudować kolejno układy pomiarowe dla każdej badanej bramki wg schematów ideowych pokazanych na rysunkach 4 5a 5b 6 7 i 8 podłączyć woltomierz cyfrowy na wyjściu badanej bramki po sprawdzeniu poprawności montażu podłączyć do układu napięcie U =+5V z zasilacza programowanego uzupełnić podaną poniżej tabelę stanów logicznych podając na wejścia badanej bramki określone kombinacje zer i jedynek oraz mierząc napięcie wyjściowe za pomocą woltomierza zeru logicznemu (0) odpowiada napięcie o wartości ok. 0V natomiast jedynce logicznej () odpowiada napięcie o wartości ok. 5V. 6. Sprawozdanie z przebiegu ćwiczenia Tabela stanów logicznych badanej bramki [V] 0 0 0 0 Na podstawie przeprowadzonych pomiarów należy przygotować sprawozdanie które powinno zawierać: zrealizowane na zajęciach struktury bramek wraz z ich tabelami stanów logicznych opis działania wybranej bramki dla dwóch różnych stanów na jej wyjściu oraz wnioski końcowe.
7. Schematy ideowe badanych bramek RC R i U we Rys.4. ramka NOT U =+5[V] R i RC R i Rys.5a. ramka NOR i R i R i Rys.5b. ramka NOR (druga wersja)
R i R C R i Rys.6. ramka OR R i R i Rys.7. ramka NAND
U =+5[V] R i R i R E Rys. 8. ramka AND