Scalone układy programowalne FPGA.

Scalone układy programowalne FPGA. (jd) Jacek Długopolski Katedra Informatyki AGH (v1.2) 1. Cel ćwiczenia Celem ćwiczenia jest zdobycie podstawowych wiadomości i umiejętności korzystania z oprogramowania Altera Quartus II służącego do testowania i tworzenia praktycznych konfiguracji dla rzeczywistych układów programowalnych FPGA. Do osiągnięcia tego celu wykorzystane będą trzy sposoby tworzenia konfiguracji FPGA: za pomocą pliku schematów za pomocą języka opisu sprzętu VHDL za pomocą języka opisu sprzętu SystemVerilog Poniższy przykład pokaże sposób tworzenia konfiguracji dla układu FPGA Altera FLEX EPF10K70RC240-4 znajdującego się w zestawie edukacyjnym Altera UP2 Kit przy pomocy oprogramowania Altera Quartus II ver. 9.0 Web Edition. Oprogramowanie Quartus II ver 9.0 Web Edition oraz instrukcja zestawu Altera UP2 Kit znajdują się na poniższych stronach: http://download.altera.com/software/quartus2/90sp2/90sp2_quartus_free.exe https://www.altera.com/downloads/software/service-packs/sps-web.html http://media.digikey.com/pdf/data%20sheets/altera%20pdfs/up2%20education%20kit.pdf 2. Wykonanie ćwiczenia Proponowany w ćwiczeniu zestaw edukacyjny UP2 firmy Altera wyposażony został w 240 nóżkowy układ EPF10k20 typu FPGA (należący do rodziny układów Flex10K) zbudowany z około 70 tysięcy standardowych bramek logicznych, zawierający 3744 elementów LE, z których każdy zawiera 9 wejściowych tablic LUT, programowalny przerzutnik flip-flop i dedykowaną ścieżkę sygnału służącą do realizacji funkcji przeniesienia lub kaskadowego łączenia bloków układu, oraz 9 elementów typu EAB, z których każdy posiada

2048 bitów pamięci mogącej służyć np. do budowy pamięci RAM, ROM lub kolejki FIFO. Położenie różnych elementów w zestawie Altera UP2 Kit zostało pokazane w sposób schematyczny na rysunku poniżej: PS/2 VGA Wyświetlacze Siedmiosegmentowe Przycisk 1 Przycisk 2 Przełączniki Oprócz układu FPGA, zestaw edukacyjny Altera UP2 Kit zawiera również m.in. możliwe do wykorzystania z układem FPGA: dwa wyświetlacze siedmiosegmentowe LED, dwa przyciski aktywne zerem logicznym, osiem przełączników, oscylator 25.175 MHZ, złącze PS/2 oraz złącze VGA. Szczegóły znajdują się w instrukcji do zestawu edukacyjnego Altera UP2 Kit. Natomiast dodatkowe informacje na temat układów FPGA można znaleźć w literaturze umieszczonej na końcu tego konspektu. Budowa, symulacja, synteza i uruchomienie w rzeczywistym układzie FPGA prostego układu logicznego. Ćwiczenie to polega na zapoznaniu się z podstawowymi funkcjami środowiska Quartus-II firmy Altera, poprzez wykonanie krok po kroku punktów opisujących jeden z możliwych sposobów korzystania z programu - od rozpoczęcia projektu i

wprowadzenia schematu, poprzez sprawdzenie poprawności projektu za pomocą wbudowanych narzędzi symulacyjnych, aż do zaprogramowania rzeczywistego układu FPGA. Budowa układu. Zadanie polega na zaprojektowaniu struktury logicznej i zaprogramowaniu układu FPGA w taki sposób, aby układ realizował trzy niezależne funkcje: 'and', 'or' i 'xor' dwóch zmiennych: 'a' i 'b'. Dane wejściowe wprowadzane będą za pomocą przycisków: FLEX_PB1 i FLEX_PB2 (aktywnych zerem) i sygnalizowane za pomocą odpowiednich segmentów LED wyświetlaczy FLEX_DIGIT (również aktywnych zerem). Podobnie przy pomocy segmentów LED sygnalizowane będą również sygnały wyjściowe: 'and', 'or' oraz 'xor'. Schematycznie pokazano to na rysunku poniżej. VDD A 5V A VDD 2 G D D 4 5 GND GND 1 3 a b and or xor Aby wykonać to zadnie należy uruchomić program Quartus-II i za pomocą polecenia "File"-"New Project Wizard" wywołać kreator projektu, a następnie wybrać dla niego nazwę, żądany katalog roboczy oraz nazwę głównego pliku projektu. W szczególnym przypadku wszystkie wprowadzone nazwy mogą być identyczne. Następnie za pomocą przycisku "Next" należy przejść do okna wyboru układu programowalnego i wybrać jego odpowiedni model (w przypadku zestawu edukacyjnego UP2 firmy Altera będzie to np. układ EPF10K70RC240-4). Kreator projektu zakańczamy poleceniem "Finish".

Ponieważ w naszym projekcie nie wykorzystujemy wszystkich końcówek I/O układu EPF10K70 (a w zasadzie wykorzystujemy tylko niewielką ich ilość), dlatego musimy poinformować program Quartus II o tym co ma zrobić z niewykorzystywanymi końcówkami. W tym celu w oknie "Project Navigator" (znajdującym się u góry po lewej stronie ekranu) klikamy myszką na nazwę układu (w naszym przypadku na nazwę FLEX10K). Na ekranie powinno pojawić się okno "Setting" z wybraną kategorią "Device" i zaznaczonym układem EPF10K70RC240-4. Wówczas u góry klikamy na przycisk "Device & Pin Options...", a następnie na zakładkę "Unused Pins" i wybieramy w grupie "Reserved all unused pins" opcję "As inputs, tri-stated", poczym naciskamy przycisk "OK" w obydwóch oknach. Po tej operacji wszystkie niewykorzystane końcówki układu będą traktowane jako odłączone wejścia. Teraz możemy przystąpić do budowania właściwego projektu. Jak wspomniano na początku, konfigurację układu FPGA można tworzyć na wiele sposobów. W konspekcie tym omówione zostaną trzy podejścia: a) za pomocą pliku schematów b) za pomocą języka opisu sprzętu VHDL c) za pomocą języka opisu sprzętu SystemVerilog a) Plik Schematów Aby użyć pliku schematów, w kolejnym kroku, poleceniem "File"-"New" należy wywołać okno otwierające nowy plik projektowy urządzenia i wybrać typ pliku: "Block Diagram/Schematic File", a następne, w nowo wygenerowanym pliku, stworzyć schemat projektu. W tym celu należy wybrać z odpowiednich bibliotek po jednej bramce AND, OR i XOR, pięć bramek oraz dwie końcówki (PIN) wejściowe i trzy końcówki wyjściowe. Można to zrobić poprzez dwukrotne kliknięcie myszką w pustej części okna roboczego i rozwinięcie dostępnych bibliotek. Wewnątrz folderu o nazwie "primitives" znajdują się biblioteki o nazwach: "pin" i "logic" w których znajdziemy odpowiednie komponenty. Wejściom proszę nadać nazwy 'a' i 'b', a wyjściom odpowiednio 'y_and', 'y_or' i 'y_xor'. Następnie przy pomocy myszki dokonać niezbędnych połączeń, zgodnie ze schematem umieszczonym poniżej.

a b INPUT VCC INPUT VCC inst3 inst4 AND2 inst OR2 inst1 XOR inst2 inst5 inst6 inst7 y_and y_or y_xor Zastosowane na wejściach i wyjściach bramki są niezbędne do odwrócenia stanów logicznych ponieważ, jak już wcześniej zostało powiedziane, w zestawie edukacyjnym Altera UP2 Kit aktywnym stanem logicznym dla przełączników i segmentów wyświetlaczy LED jest stan logiczny zero. Po zbudowaniu schematu, przy pomocy przycisku "Start Compilation" (znajdującym się na pasku narzędzi) sprawdzamy poprawność wykonanego projektu dokonując jego kompilacji. Jeśli kompilacja przebiegła bez błędów, wówczas przechodzimy do etapu symulacji. Symulacja działania zbudowanego układu. Przy pomocy polecenia "File"-"New" otwieramy okno tworzenia nowego pliku i w zakładce: "Verificarion/Debugging Files" wybieramy opcję: "Vector Waveform File", w wyniku czego powstaje nowe oko służące do przeprowadzenia symulacji zbudowanego układu. Funkcją "Edit"-"End Time" ustawiamy całkowity czas symulacji na 100ms, zaś funkcją "Edit"-"Grid Size" podziałkę osi czasu zmieniamy na 10ms. Następnie klikając dwa razy na wolne pole w kolumnie "Name" wprowadzamy wszystkie nazwy wymaganych wejść i wyjść, czyli: a, b oraz y_and, y_or i y_xor. Wszystkie wejścia i wyjścia powinny być typu Binary. Dwa wejścia: a i b grupujemy przy pomocy myszki i opcji "group", nadając tej grupie nazwę "wej". Powiniśmy uzyskać następujący efekt:

Następnie ustawiamy wymuszenia dla badanego układu. Wykonujemy to prawym przyciskiem myszy, klikając na grupę sygnałów wejściowych "wej" i wybierając opcję: "Value"-"CountValue...". Następnie naciskamy "OK". Powinniśmy uzyskać następujące przebiegi czasowe na wejściach a i b: Tak przygotowaną symulację przeprowadzamy naciskając znajdujący się na pasku narzędzi przycisk "Start Simulation", a następnie analizujemy uzyskane przebiegi czasowe i sprawdzamy prawidłowe działanie układu. Jednakże, aby projekt mógł być przesłany do układu znajdującego się na podłączonym do komputera zestawie edukacyjnym UP2, musimy jeszcze powiązać końcówki wej/wyj naszego schematu z rzeczywistymi końcówkami układu programowalnego EPF10K70 i to z tymi końcówkami, które w zestawie edukacyjnym Altera UP2 Kit zostały dołączone na stałe do określonych przełączników i segmentów wyświetlaczy LED. Do realizacji ćwiczenia proszę wybrać te elementy zestawu Altera UP2 Kit, które zostały zaznaczone na rysunku poniżej.

Wejściowy segment LED dla przycisku_1 Wyjściowy segment LED dla "and" Wyjściowy segment LED dla "or" Wejściowy segment LED dla przycisku_2 Wyjściowy segment LED dla "xor" Przycisk _1 ( FLEX_PB1 ) Przycisk _2 ( FLEX_PB2 ) Wejście "a" należy skojarzyć z tą końcówką, która jest połączona z przyciskiem_1 i segmentem "A" lewego wyświetlacza FLEX_DIGIT, a wejście "b" z końcówkami dołączonymi do przycisku_2 i segmentu "D" lewego wyświetlacza FLEX_DIGIT. Wyjścia "and", "or" i "xor" natomiast kojarzymy z końcówkami dołączonymi do kolejnych poziomych segmentów LED prawego wyświetlacza z FLEX_DIGIT, odpowiednio do segmentu: "A", "G" i "D". Szczegóły połączeń elementów wej/wyj (przycisków i segmentów LED) z układem programowalnym w zestawie UP2 można znaleźć w stosownej dokumentacji. Przykładowo, aby podłączyć wejście "a" do przycisku FLEX_PB1, należy skojarzyć to wejście z nóżką układu EPF10K70 o numerze 28. Na schemacie naszego układu, w miejscu gdzie znajduje się element wejściowy "a", klikamy prawym przyciskiem myszy i wybieramy funkcje: "Locate"-"Locate in Pin Planner". Po otworzeniu się okna, u dołu powinny wyświetlić się wiersze z wszystkimi sygnałami (wejściami i wyjściami). Odnajdujemy sygnał "a" i w jego wierszu w kolumnie "Location" wpisujemy lub wybieramy odpowiednią końcówkę układu (dla zestawu UP2 właściwą końcówką będzie PIN_28). Następnie zamykamy okno. Poprawnie zmodyfikowany schemat powinien wyglądać tak jak poniżej.

in1 a b PIN_28 INPUT VCC INPUT VCC inst3 inst4 AND2 inst OR2 inst1 XOR inst2 inst5 inst6 inst7 y_and y_or y_xor in2 Uwaga: Aby móc dołączyć segmenty wyświetlaczy LED do przycisków wejściowych, do schematu dodano dwie dodatkowe końcówki wyjściowe OTPUT o nazwach: "in1" i 'in2". Podobnie jak z sygnałem 'a', postępujemy z sygnałami 'b', 'in1', 'in2', 'and', 'or' i 'xor', przypisując im odpowiednie końcówki układu EPF10K70. Możemy zrobić to jednocześnie dla wszystkich pozostałych sygnałów. Po właściwym podłączeniu wszystkich wymaganych sygnałów należy ponownie skompilować projekt i jeśli nie będzie błędów przystąpić do opisanego poniżej programowania układu FPGA, a następnie w praktyce przetestować stworzony projekt. Programowanie układu FPGA. Po poprawnym skompilowaniu projektu przystępujemy do zaprogramowania układu FPGA w zestawie edukacyjnym Altera UP2 Kit. W tym celu należy bezpośrednio po skompilowaniu kliknąć na pasku narzędzi na ikonę "Programmer". Na ekranie pojawi się nowe okno z wybranym już plikiem wynikowym o rozszerzeniu ".sof" i z właściwie wybranym układem FPGA. U góry po prawej stronie znajdują się małe kwadraty umożliwiające wybranie odpowiedniej opcji programatora. W celu zaprogramowania układu należy zaznaczyć opcję "Program/Configure", a następnie wcisnąć przycisk "Start" znajdujący się u góry po lewej stronie. Po zaprogramowaniu można praktycznie sprawdzić poprawność działania wszystkich funkcji projektu korzystając z przycisków zestawu Altera UP2 Kit.

b) Język VHDL Aby zamiast schematu użyć języka opisu sprzętu VHDL, po utworzeniu projektu głównego należy poleceniem "File"-"New" wywołać okno otwierające nowy plik projektowy urządzenia i wybrać typ pliku: "VHDL File". Następne, w nowo wygenerowanym pliku, zapisać opis projektu w języku VHDL (w tym miejscu niezaznajomiony czytelnik powinien się zapoznać z podstawami języka VHDL, korzystając np. z dołączonej na końcu tego konspektu bibliografii). Opis rozważanego w tym konspekcie projektu w języku VHDL może wyglądać następująco: Blok używanych bibliotek Blok interfejsu oraz sygnałów wejściowych i wyjściowych Podpięcie sygnałów wejściowych do segmentów wyświetlacza FLEX DIGIT Podpięcie wyliczonych wartości logicznych do segmentów wyświetlacza FLEX DIGIT Po wprowadzeniu powyższego kodu i prawidłowym skompilowaniu projektu, należy podobnie jak poprzednio przypisać nazwy wyprowadzeń układu FPGA do wszystkich używanych w projekcie sygnałów. Można tego dokonać przy pomocy okna: "Pin Planner". Okno można wywołać myszką za pomocą funkcji: "Assignments" "Pin Planner". Po wykonaniu tej czynności należy projekt skompilować ponownie. Wówczas powstanie prawidłowy plik konfiguracyjny z

rozszerzeniem "sof". Teraz, zgodnie z opisem wcześniejszym, mnożna przystąpić do skonfigurowania układu FPGA w zestawie Altera UP2 Kit. c) Język SystemVerilog Aby użyć języka opisu sprzętu SystemVerilog, po utworzeniu projektu głównego należy poleceniem "File"-"New" wywołać okno otwierające nowy plik projektowy urządzenia i wybrać typ pliku: "SystemVerilog HDL File". Następne, w nowo wygenerowanym pliku, zapisać opis projektu w języku SystemVerilog (w tym miejscu niezaznajomiony czytelnik powinien się zapoznać z podstawami języka SystemVerilog, korzystając np. z dołączonej na końcu tego konspektu bibliografii). Opis rozważanego w tym konspekcie projektu w języku VHDL może wyglądać następująco: Blok interfejsu oraz sygnałów wejściowych i wyjściowych Podpięcie sygnałów wejściowych do segmentów wyświetlacza FLEX DIGIT Podpięcie wyliczonych wartości logicznych do segmentów wyświetlacza FLEX DIGIT Podobnie jak poprzednio, po wprowadzeniu powyższego kodu i prawidłowym skompilowaniu projektu, należy przypisać nawy wyprowadzeń układu FPGA do wszystkich używanych w projekcie sygnałów, a następnie dokonać ponownej

kompilacji projektu. Wówczas powstanie prawidłowy plik konfiguracyjny z rozszerzeniem "sof". Teraz, zgodnie z opisem wcześniejszym, mnożna przystąpić do skonfigurowania układu FPGA w zestawie Altera UP2 Kit i sprawdzenia działania projektu. 3. Literatura [1] Łuba T., Markowski M. A., Zbierzchowski B.: "Komputerowe projektowanie układów cyfrowych w strukturach PLD", WKiŁ, Warszawa 1993. [2] Majewski Wł., Łuba T., Jasiński K., Zbierzchowski B. "Programowalne moduły logiczne w syntezie układów cyfrowych", WKiŁ, Warszawa 1992. [3] VHDL - http://www.asic-world.com/vhdl/index.html [4] VHDL - http://esd.cs.ucr.edu/vhdlcook/ [5] VHDL - http://www.vhdl-online.de/ [6] SystemVerilog - http://standards.ieee.org/getieee/1800/download/1800-2012.pdf [7] SystemVerilog - http://www.asic-world.com/systemverilog/index.html