Programowalne układy logiczne
|
|
- Mirosław Kacper Kurek
- 8 lat temu
- Przeglądów:
Transkrypt
1 Programowalne układy logiczne Wstęp Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 października 2015
2 Co to jest programowalny układ logiczny? PLD (ang. programmable logic device) Scalony układ cyfrowy Funkcja określana przez projektanta dopiero po wyprodukowaniu układu Programowanie sygnałami elektrycznymi
3 O czym będzie na tym przedmiocie? Jak działają układy cyfrowe? Jak zaprojektować własny układ cyfrowy? Jak wykonać jego symulację? Jak zaimplementować algorytm w sprzęcie? Jak zbudowany jest mikroprocesor? Jak zaprojektować własny mikroprocesor? Jak zaprogramować swój projekt w FPGA?
4 Gdzie nam się to może przydać? Jednoukładowy sterownik urządzenia Akcelerator instalowany w komputerze na szynie PCI Układ peryferyjny instalowany w komputerze na szynie PCI Prototyp sprawdzający koncepcję projektową
5 Co zrobić, gdy potrzebujemy układu cyfrowego? Znaleźć gotowy układ realizujący potrzebną nam funkcję. Dla wielu typowych zastosowań produkuje się gotowe układy scalone. A co, gdy potrzebujemy nietypowego układu? Zbudować potrzebny układ z układów scalonych małej i średniej skali integracji, np. z układów serii 74HC. Opłacalne tylko, gdy projektowany układ jest niewielki i da się złożyć z co najwyżej kliku układów scalonych. Układ składający się z kilkudziesięciu lub kilkuset układów scalonych jest za duży, za drogi w produkcji i pobiera za dużo prądu. Zbudować układ mikroprocesorowy i zaprogramować w nim potrzebną funkcjonalność. Mikrokontrolery mają wiele przydatnych peryferii. Obecnie jest to bardzo powszechna praktyka.
6 Co zrobić, gdy potrzebujemy układu cyfrowego? Zaprojektować własny specjalizowany (ang. full custom) układ scalony od podstaw: trzeba poznać bardzo skomplikowane reguły projektowe; proces projektowania jest długi i kosztowny; opłaca się tylko przy bardzo dużych seriach produkcyjnych. Użyć ASIC (ang. application specific integrated circuit): bramki logiczne są już wykonane w krzemie; wymaga tylko zaprojektowania połączeń między bramkami; opłaca się tylko przy dużych seriach produkcyjnych. Użyć FPGA: proces projektowania jest istotnie krótszy i tańszy niż dla układów specjalizowanych lub ASIC; opłaca się przy małych i dużych seriach produkcyjnych; można tanio i szybko skonstruować i przetestować prototyp przed podjęciem decyzji o projektowaniu specjalizowanego układu scalonego; układ wolniejszy od układu specjalizowanego.
7 Sposoby opisu sprzętu Schemat ideowy Topografia układu scalonego PSPICE (ang. Personal Simulation Program with Integrated Circuit Emphasis) Schemat logiczny Schemat blokowy Tablica prawdy Tablica stanów Automat stanowy HDL (ang. hardware description language) VHDL (ang. Very High Speed Integrated Circuit Hardware Description Language) Verilog
8 Schemat ideowy i topografia VDD A OUT B VSS Są zbyt szczegółowe i niezrozumiałe dla informatyka.
9 PSPICE MP CMOSP W=28.0U L=2.0U AS=252P AD=252P MP CMOSP W=28.0U L=2.0U AS=252P AD=252P MN CMOSN W=10.0U L=2.0U AS=90P AD=90P MN CMOSN W=10.0U L=2.0U AS=90P AD=90P VDD 3 0 DC 5.0.MODEL CMOSN NMOS LEVEL=2 LD= U + TOX=410E-10 NSUB= E+16 VTO=0.7 + KP= E-05 GAMMA= PHI=0.6 + UO= UEXP= UCRIT= DELTA= VMAX= XJ=0.3U + LAMBDA= E-02 NFS=1E+12 NEFF=1.001 NSS=0 + TPG=1 RSH= CGDO= E-10 + CGSO= E-10 CGBO= E-11 CJ=1.368E-04 + MJ= CJSW=5.222E-10 MJSW= PB= Podobnie można też opisać topografię układu scalonego.
10 Tablica prawdy Na poprzednich dwóch slajdach widzieliśmy dwuwejściową bramkę NAND. A B Y Informatykowi wystarczy tylko poznanie jej tablicy prawdy. A B Y L L H L H H H L H H H L Zobaczmy jakiś bardziej skomplikowany przykład, składający się z 6 trzywejściowych bramek NAND.
11 Schemat logiczny Mimo że na architekturze komputerów omawia się bramki logiczne, niewiele osób na sali zgadnie, co robi ten układ.
12 Symbol logiczny D S Q R Q Wyższy poziom abstrakcji symbol układu z poprzedniego slajdu.
13 Tablica stanów Na poprzednich dwóch slajdach widzieliśmy przerzutnik D wyzwalany narastającym zboczem sygnału zegarowego. R S D C Q Q H L X X H L L H X X L H L L X X H H H H L L H H H H H L H H X X Q Q H H X Q Q Po wytłumaczeniu, co oznaczają poszczególne symbole, to już nawet informatyk zrozumie.
14 Opis w VHDL Deklaracja interfejsu jednostki projektowej entity D_flip_flop is port (C: in bit; D: in bit; R: in bit; S: in bit; Q: out bit; NQ: out bit); end entity D_flip_flop;
15 Implementacja jednostki projektowej architecture behavioral of D_flip_flop is begin process (C, R, S) begin if R = 0 and S = 1 then Q <= 1 ; NQ <= 0 ; elsif R = 1 and S = 0 then Q <= 0 ; NQ <= 1 ; elsif R = 0 and S = 0 then Q <= 1 ; NQ <= 1 ; elsif C event and C = 1 then Q <= D; NQ <= not D; end if; end process; end architecture behavioral; Wygląda przyjaźnie i znajomo, ale pozory mylą...
16 Rodzaje programowalnych układów logicznych PLA (ang. programmable logic array) dwie kaskadowo połączone programowalne matryce bramek: AND i OR iloczyn montażowy (ang. wired-and) PAL (ang. programmable array logic) programowalna matryca bramek AND i nieprogramowalne bramki OR wbudowane przerzutniki możliwość łączenia wyjść przerzutników z wejściami matrycy AND zwykle klika lub kilkanaście kompletów matryc CPLD (ang. complex programmable logic device) wiele układów PAL komunikujących się przez programowalne połączenia FPGA (ang. field programmable gate array) wiele małych bloków logicznych realizujących funkcję kombinacyjną i pamięciową specjalizowane bloki, np. RAM, układ mnożący bloki łączone za pomocą programowalnych połączeń
17 PLA matryce bramek x 2 x 1 x 0 } {{ } matryca AND } {{ } matryca OR z 1 z 0 0
18 PLA realizacja bramki NOR y 0 x 1 x 2 V DD y 0 V SS x 1 x 2
19 PAL pojedyncza komórka z przerzutnikiem
20 PAL macierz bramek AND i bramki OR x 2 x 1 x 0 } {{ } matryca AND z 1 z 0
21 FPGA pojedyncza komórka
22 FPGA połączenia
23 FPGA pamięć konfiguracji SRAM programowanie w systemie potrzebna zewnętrzna pamięć nieulotna (ang. boot device) Pamięć stała, jednokrotnie programowalna antybezpieczniki bezpieczniki PROM Pamięć stała, wielokrotnie reprogramowalna EPROM EEPROM Flash
24 FPGA dodatkowe bloki Generator wewnętrznych sygnałów zegarowych Układ mnożący Dwuportowa pamięć RAM JTAG
25 BASYS 2
26 BASYS 2 100K Xilinx Spartan3E-100 CP132 Zegar 25, 50 lub 100 MHz Gniazdo na dodatkowy oscylator 8 przełączników bistabilnych 4 przyciski monostabilne 8 diod świecących 4-cyfrowy multipleksowany wyświetlacz 7-segmentowy 4 złącza 6-stykowe do podłączania układów peryferyjnych VGA PS/2 Progamowanie i zasilanie przez USB Zewnętrzna pamięć programu Flash
27 Najmniejszy z rodziny Spartan3E XC3S100E 2160 komórek logicznych Równoważnik bramek logicznych 15 Kib rozproszonej RAM 72 Kib dwuportowej RAM 4 układy mnożące 18-bitowe 2 generatory wewnętrznych synałów zegarowych 108 wejść-wyjść
28 Największy z rodziny Spartan3E XC3S1600E komórek logicznych Równoważnik bramek logicznych 231 Kib rozproszonej RAM 648 Kib dwuportowej RAM 36 układów mnożących 18-bitowych 8 generatory wewnętrznych synałów zegarowych 376 wejść-wyjść Spartan3E to rodzina tanich FPGA z niższej półki
29 DE2
30 DE2 Altera Cyclone II EP2C35 Zegar 27 lub 50 MHz Programowanie przez USB Zewnętrzny zasilacz 9 V 18 przełączników bistabilnych, 4 przyciski monostabilne 27 diod świecących, 8-cyfrowy wyświetlacz 7-segmentowy Alfanumeryczny LCD 16 2 Wejścia i wyjście analogowe (przetwornik 24-bitowy A/D) Wyjście wideo (VGA, 10-bitowy przetwornik D/A) Wejście wideo (NTSC/PAL/Multi-format) RS232, USB 2.0 A i B Odbiornik i nadajnik na podczerwień PS/2 do podłączenia myszy lub klawiatury Ethernet 10/100 Mbit/s 2 złącza 40-pinowe do podłączania układów peryferyjnych 8 MiB SDRAM, 512 KiB SRAM, 4 MiB Flash Gniazdo pamięci SD
31 Cyclone II EP2C komórek logicznych b RAM 33 układów mnożących 18-bitowych 2 PLL 158 wejść-wyjść binarnych EP2C komórek logicznych b RAM 35 układów mnożących 18-bitowych 4 PLL 475 wejść-wyjść binarnych EP2C komórek logicznych b RAM 150 układów mnożących 18-bitowych 4 PLL 622 wejść-wyjść binarnych Cyclone II to rodzina tanich FPGA z niższej półki
32 Inne FPGA Xilinx Virtex-6, Spartan-6, EasyPath-6 Altera Stratix V, Aria V, HardCopy V, MAX V Actel Aeroflex Atmel Lattice Semiconductor...
33 Literatura Józef Kalisz i in.: Język VHDL w praktyce. WKŁ, Warszawa Marcin Nowakowski: PicoBlaze. Mikroprocesor w FPGA. Wydawnictwo BTC, Legionowo Jacek Majewski, Piotr Zbysiński: Układy FPGA w przykładach. Wydawnictwo BTC, Warszawa Kevin Skahill: Język VHDL. Projektowanie programowalnych układów logicznych. WNT, Warszawa 2001, Mark Zwoliński: Projektowanie układów cyfrowych z wykorzystaniem języka VHDL. WKŁ, Warszawa 2002, 2007.
34 Środowisko pracy Xilinx ISE Design Suite kompatybilne z układami Xilinxa każdy producent ma swoje środowisko, ale wszystkie wyglądają prawie identycznie korzystamy z darmowej wersji Xilinx ISE WebPack Digilent Adept narzędzie pomocnicze dla płytki BASYS 2 umożliwia wgrywanie programów wyprodukowanych przez ISE oraz komunikację z odpowiednio zaprogramowanym układem
35 Instalacja Wymagania: dużo RAM-u, co najmniej 1 GiB dużo dysku, ok. 10 GiB Skąd ściągnąć? (wymaga rejestracji) Prod=ADEPT Uruchomienie: Start Wszystkie programy Xilinx ISE Design Suite ISE Design Tools 64-bit Project Navigator Jeśli trzeba uaktualnić licencję: w labach: Help Manage License... Copy License... C:\...\Xilinx-webpack.lic w domu: Help Obtain a License Key... Get Free ISE WebPack License Poszczególne licencje różnią się rozmiarem obsługiwanych układów. Licencje potrzebne są także, aby używać gotowych komponentów.
36 Nowy projekt File New Project... Parametry: Family: Spartan 3E Device: XC3S100E Package: CP132 Speed: -5 Synthesis tool: XST Simulator: ISim Preferred language: VHDL
37 Nowy projekt
38 Nowy projekt Potrzebujemy stworzyć: wysokopoziomowy opis układu, który chcemy zaprogramować w języku VHDL; opis jego konfiguracji wewnątrz FPGA, w szczególności: podłączenia sygnałów do nóżek układu, wymaganych ograniczeń np. co do opóźnień sygnałów (to będzie w pliku.ucf User Constraints File).
39 Nowy projekt Project New Source... VHDL Module main library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity main is port ( btn : in std_logic_vector (3 downto 0); sw : in std_logic_vector (7 downto 0); led : out std_logic_vector (7 downto 0) ); end main; architecture behavioral of main is begin led <= sw; end behavioral;
40 Nowy projekt Project New Source... Implementation Constraints File basys2config NET "led<0>" LOC = "M5"; NET "led<1>" LOC = "M11"; NET "led<2>" LOC = "P7"; NET "led<4>" LOC = "N5"; NET "led<5>" LOC = "N4"; NET "led<3>" LOC = "P6"; NET "led<6>" LOC = "P4"; NET "led<7>" LOC = "G1"; NET "sw<0>" LOC = "P11"; NET "sw<1>" LOC = "L3"; NET "sw<2>" LOC = "K3"; NET "sw<3>" LOC = "B4"; NET "sw<4>" LOC = "G3"; NET "sw<5>" LOC = "F3"; NET "sw<6>" LOC = "E2"; NET "sw<7>" LOC = "N3"; NET "btn<0>" LOC = "G12"; NET "btn<1>" LOC = "C11"; NET "btn<2>" LOC = "M4"; NET "btn<3>" LOC = "A7";
41 Zegar konfiguracyjny FPGA rozpoczyna pracę (np. włączenia zasilania) od wczytania konfiguracji zaprogramowanego obwodu. Na płytce BASYS 2 mamy do wyboru dwa źródła, wybierane zworką MODE w prawym górnym rogu, z których ona może pochodzić: z pamięci nieulotnej (PROM) na płytce, z podłączonego komputera, przy użyciu interfejsu JTAG. Na zajęciach, o ile nie będzie zaznaczone inaczej, zawsze uruchamiamy układ przez interfejs JTAG. W ten sposób w pamięci nieulotnej będzie zawsze konfiguracja testowa, dzięki której można sprawdzić sprawność płytki.
42 Zegar konfiguracyjny Po zaprogramowaniu układ wykonuje sekwencję startową, do której potrzebuje aktywnego zegara. Informacja o tym, z której nóżki powinien pochodzić, musi być zapisana w pliku programu. Domyślnie jest tam ustawiony zegar pamięci nieulotnej, co należy zmienić: w oknie hierarchii należy wybrać moduł main, w oknie akcji (poniżej) rozwinąć Implement Design, klinąć prawym na Generate Programming File i wybrać Process Properties..., w części Startup Options wybrać JTAG Clock jako FPGA Start-Up Clock.
43 Kompilacja Process Implement Top Level Module Kroki kompilacji: synteza (Synthesis) zamiana kodu wysokopoziomowego na opis sprzętowy ( bramki i druty ) translacja (Translation) dołączenie informacji konfiguracyjnych do opisu sprzętowego odwzorowanie (Map) wyrażenie opisanego sprzętu w postaci elementów dostępnych na FPGA rozmieszczenie (Place and Route) przypisanie elementów w konkretne miejsca dostępne na FPGA wygenerowanie pliku do zaprogramowania (Generate Programming File) plik wynikowy ma rozszerzenie.bit. Obejrzeć raporty, schematy i takie tam bajery.
44 Symulacja Project New Source... VHDL Test Bench maintest Usuń kod odpowiadający za generowanie zegara, którego nie ma, a proces stim proc zaimplementuj np. tak: stim_proc: process begin wait for 1us; btn(0) <= 1 ; sw <= " "; assert led = " "; wait for 1us; btn(1) <= 1 ; sw <= " "; assert led = " "; wait for 1us; btn(2) <= 1 ; sw(7) <= not sw(7); wait; end process;
45 Symulacja Nie zapomnij zapisać pliku. Ponad panelem hierarchii wybierz Simulation i Behavioral. Zaznacz moduł maintest (a nie main!). W oknie procesów uruchom Behavioral Check Syntax (to ważne!). W oknie procesów uruchom Simulate Behavioral Model. Pobaw się okienkiem, które się pojawiło. Spróbuj wykonać to samo dla symulacji z uwzględnieniem efektów faktycznego rozmieszczenia elemenów w FPGA (Post-Route). Co się zmieniło?
46 Symulacja
47 Uruchomienie Podłącz płytkę do komputera. Ustaw zworkę MODE w pozycji PC, a POWER na ON. Uruchom program Adept. Zaprogramuj wygenerowany plik main.bit na FPGA.
48 Cyknij fotę na twarzoksiąg
49 Nudzi Ci się? Sprawdź, czy działa przerzutnik D? Kod w VHDL-u jest na wcześniejszym slajdzie. Jaka jest jego maksymalna rozsądna szybkość taktowania zegara?
Układy reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoProjektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoProgramowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI
Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu
Bardziej szczegółowoWygląd okna aplikacji Project Navigator.
Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoProjektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx
Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoPROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE
Paweł Bogumił BRYŁA IV rok Koło Naukowe Techniki Cyfrowej Dr inŝ. Wojciech Mysiński opiekun naukowy PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE Keywords: PAL, PLA, PLD, CPLD, FPGA, programmable device, electronic
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Worek różności jak dobrać się do gotowców w Spartanach? Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 kwietnia 2011 Spis treści Wbudowane
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).
Bardziej szczegółowoProjektowanie z użyciem procesora programowego Nios II
Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoOpis przedmiotu zamówienia CZĘŚĆ 1
Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają
Bardziej szczegółowoZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy synchroniczne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 26 października 2015 Co to jest układ sekwencyjny? W układzie sekwencyjnym,
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).
Bardziej szczegółowoProjektowanie Systemów Wbudowanych
Projektowanie Systemów Wbudowanych Podstawowe informacje o płycie DE2 Autorzy: mgr inż. Dominik Bąk i mgr inż. Leszek Ciopiński 1. Płyta DE2 Rysunek 1. Widok płyty DE2 z zaznaczonymi jej komponentami.
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Bardziej szczegółowoProjektowanie układów FPGA. Żródło*6+.
Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
Bardziej szczegółowoSystemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Bardziej szczegółowoElektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara
Elektronika cyfrowa i mikroprocesory Dr inż. Aleksander Cianciara Sprawy organizacyjne Warunki zaliczenia Lista obecności Kolokwium końcowe Ocena końcowa Konsultacje Poniedziałek 6:-7: Kontakt Budynek
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoSigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701.
SigmaDSP - zestaw uruchomieniowy. SigmaDSP jest niedrogim zestawem uruchomieniowym dla procesora DSP ADAU1701 z rodziny SigmaDSP firmy Analog Devices, który wraz z programatorem USBi i darmowym środowiskiem
Bardziej szczegółowoMMfpga01. MMfpga11. Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu
MMfpga01 MMfpga11 Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu 1 Spis treści 1. Instalacja aplikacji QUARTUS II Web Edition...3 2. Instalacja programu QUARTUS II Web
Bardziej szczegółowoWykorzystanie standardu JTAG do programowania i debugowania układów logicznych
Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoKodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 8 Temat: Kodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci
Bardziej szczegółowoOpis przedmiotu zamówienia
Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoUkªady Kombinacyjne - cz ± I
Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami
Bardziej szczegółowoPodstawy programowania w środowisku Step 7
GRUPA MT Temat i Autor Podstawy programowania w środowisku Step 7 Krzysztof Bodzek, Arkadiusz Domoracki CEL ĆWICZENIA 1. Poznanie narzędzia Totally Integration Automation Portal 2. Konfiguracja sterownika
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoZL29ARM. Zestaw uruchomieniowy dla mikrokontrolerów STM32F107
ZL29ARM Zestaw uruchomieniowy dla mikrokontrolerów STM32F107 Zestaw ZL29ARM jest platformą sprzętową pozwalającą poznać i przetestować możliwości mikrokontrolerów z rodziny STM32 Connectivity Line (STM32F107).
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż.
Programowanie Układów Logicznych kod kursu: ETD6203 Szczegóły realizacji projektu indywidualnego W1 24.02.2016 dr inż. Daniel Kopiec Projekt indywidualny TERMIN 1: Zajęcia wstępne, wprowadzenie TERMIN
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoSTM32Butterfly2. Zestaw uruchomieniowy dla mikrokontrolerów STM32F107
Zestaw uruchomieniowy dla mikrokontrolerów STM32F107 STM32Butterfly2 Zestaw STM32Butterfly2 jest platformą sprzętową pozwalającą poznać i przetestować możliwości mikrokontrolerów z rodziny STM32 Connectivity
Bardziej szczegółowoZL8AVR. Płyta bazowa dla modułów dipavr
ZL8AVR Płyta bazowa dla modułów dipavr Zestaw ZL8AVR to płyta bazowa dla modułów dipavr (np. ZL7AVR z mikrokontrolerem ATmega128 lub ZL12AVR z mikrokontrolerem ATmega16. Wyposażono ją w wiele klasycznych
Bardziej szczegółowoInwerter logiczny. Ilustracja 1: Układ do symulacji inwertera (Inverter.sch)
DSCH2 to program do edycji i symulacji układów logicznych. DSCH2 jest wykorzystywany do sprawdzenia architektury układu logicznego przed rozpoczęciem projektowania fizycznego. DSCH2 zapewnia ergonomiczne
Bardziej szczegółowoUkłady FPGA w przykładach, część 2
Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w
Bardziej szczegółowoFPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Bardziej szczegółowoOpracował: Jan Front
Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoMOD Xmega explore z ATXmega256A3BU. sklep.modulowo.pl akademia.modulowo.pl zestawy.modulowo.pl app.modulowo.pl blog.modulowo.
MOD - 11 Xmega explore z ATXmega256A3BU Sklep firmowy: Kursy i instrukcje: Dokumentacje techniczne: Aplikacje i projekty: Aktualności: sklep.modulowo.pl akademia.modulowo.pl zestawy.modulowo.pl app.modulowo.pl
Bardziej szczegółowoPodstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur Piotr Fita Elektronika cyfrowa i analogowa Układy analogowe - przetwarzanie sygnałów, których wartości zmieniają się w sposób ciągły w pewnym zakresie
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoLista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
Bardziej szczegółowoCyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe
Bardziej szczegółowoCyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana ze środków
Bardziej szczegółowoPROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.
DATA: Ćwiczenie nr 4 PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.pl 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoTechnika cyfrowa. Laboratorium nr 7. Liczniki synchroniczne. Mirosław Łazoryszczak. Temat:
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 7 Temat: Liczniki synchroniczne Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci Komputerowych SPIS TREŚCI 1. Wymagania...3
Bardziej szczegółowoLaboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie
Laboratorium Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie programowalnym FPGA. 1. Zasada działania algorytmów Algorytm Vernam a wykorzystuje funkcję
Bardziej szczegółowoOchrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Bardziej szczegółowoJęzyki opisu sprzętu VHDL Mariusz Rawski
CAD Języki opisu sprzętu VHDL rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoTechnika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Sprawy formalne konsultacje,
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoRok akademicki: 2030/2031 Kod: EIT s Punkty ECTS: 4. Poziom studiów: Studia I stopnia Forma i tryb studiów: -
Nazwa modułu: Podstawy elektroniki cyfrowej Rok akademicki: 2030/2031 Kod: EIT-1-304-s Punkty ECTS: 4 Wydział: Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej Kierunek: Informatyka Specjalność:
Bardziej szczegółowoTo nie huragan, to Cyclone II!
To nie huragan, to Cyclone II! Współczesne układy FPGA oferują konstruktorom zasoby z jakich korzystać jeszcze kilka lat temu mogli tylko nieliczni. Sytuację współczesnych konstruktorów dodatkowo upraszczają
Bardziej szczegółowoKatedra Mikroelektroniki i Technik Informatycznych
Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006
Bardziej szczegółowoSzczegółowy opis przedmiotu zamówienia. Część 1 - Laboratoryjny zestaw prototypowy
Załącznik nr 6 do SIWZ Szczegółowy opis przedmiotu zamówienia Ilość: 3 sztuki (kpl.) CPV 38434000-6 analizatory Część 1 - Laboratoryjny zestaw prototypowy Parametry urządzenia: Zintegrowany oscyloskop:
Bardziej szczegółowoZL6PLD zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx
ZL6PLD Zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx 1 ZL6PLD jest zestawem uruchomieniowym dla układów FPGA z rodziny Spartan 3 firmy Xilinx. Oprócz układu PLD o dużych zasobach
Bardziej szczegółowoMOD - 11. Xmega explore z ATXmega256A3BU. sklep.modulowo.pl akademia.modulowo.pl zestawy.modulowo.pl app.modulowo.pl blog.modulowo.
MOD - 11 Xmega explore z ATXmega256A3BU Sklep firmowy: Kursy i instrukcje: Dokumentacje techniczne: Aplikacje i projekty: Aktualności: sklep.modulowo.pl akademia.modulowo.pl zestawy.modulowo.pl app.modulowo.pl
Bardziej szczegółowoZL10PLD. Moduł dippld z układem XC3S200
ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoTechnika Cyfrowa Wprowadzenie do laboratorium komputerowego
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział EAIiE Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego http://www.fpga.agh.edu.pl 1. Wstęp Celem niniejszego
Bardziej szczegółowoPROGRAMOWALNE STEROWNIKI LOGICZNE
PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu
Bardziej szczegółowoSYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IEiT Katedra Elektroniki SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Ćwiczenie 2 Współpraca Zynq Processing System z peryferiami
Bardziej szczegółowoKrótkie przypomnienie
Krótkie przypomnienie x i ={,} y i ={,} w., p. Bramki logiczne czas propagacji Odpowiedź na wyjściu bramki następuje po pewnym, charakterystycznym dla danego układu czasie od momentu zmiany sygnałów wejściowych.
Bardziej szczegółowoZL19PRG. Programator USB dla układów PLD firmy Altera
ZL19PRG Programator USB dla układów PLD firmy Altera Nowoczesny programator i konfigurator układów PLD produkowanych przez firmę Altera, w pełni zgodny ze standardem USB Blaster, dzięki czemu współpracuje
Bardziej szczegółowoPodstawy programowania w środowisku Totally Integration Automation Portal
GRUPA MT Temat i Autor Podstawy programowania w środowisku Totally Integration Automation Portal Krzysztof Bodzek, Arkadiusz Domoracki, Grzegorz Jarek CEL ĆWICZENIA 1. Poznanie narzędzia Totally Integration
Bardziej szczegółowoMETODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH
METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH Arkadiusz Bukowiec mgr inż. Agnieszka Węgrzyn Instytut Informatyki i Elektroniki, Uniwersytet
Bardziej szczegółowoPOLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji.
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Koło Naukowe Układów Cyfrowych Układy cyfrowe (dlaczego?) Idea
Bardziej szczegółowoWielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc
Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Dariusz Kania* Celem artykułu jest przedstawienie koncepcji działania wielokontekstowego sterownika przemysłowego
Bardziej szczegółowoLABORATORIUM - ELEKTRONIKA Układy mikroprocesorowe cz.2
LABORATORIUM - ELEKTRONIKA Układy mikroprocesorowe cz.2 1. Cel ćwiczenia Celem ćwiczenia jest pokazanie budowy systemów opartych na układach Arduino. W tej części nauczymy się podłączać różne czujników,
Bardziej szczegółowoZaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:
Zaliczenie Termin zaliczenia: 14.06.2007 Sala IE 415 Termin poprawkowy: >18.06.2007 (informacja na stronie: http://neo.dmcs.p.lodz.pl/tm/index.html) 1 Współpraca procesora z urządzeniami peryferyjnymi
Bardziej szczegółowoTechnika Mikroprocesorowa
Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 4.4.28 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Powtórka wiadomości Pamięć w układach
Bardziej szczegółowoProgramator procesorów rodziny AVR AVR-T910
Programator procesorów rodziny AVR AVR-T910 Instrukcja obsługi Opis urządzenia AVR-T910 jest urządzeniem przeznaczonym do programowania mikrokontrolerów rodziny AVR firmy ATMEL. Programator podłączany
Bardziej szczegółowo