mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
|
|
- Kinga Leśniak
- 5 lat temu
- Przeglądów:
Transkrypt
1 Programowanie Układów Logicznych kod kursu: ETD6203 Analiza układów sekwencyjnych W mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
2 Zmiany w terminach
3 Plan wykładu Ciekawostki odbiornik FPGA VHDL komponenty, powtórka wiadomości DCM w układach Spartan 3E Analiza strukturalna Porty Podsumowanie 3
4 Ciekawostki FBGA-WEB-SDR Szerokopasmowy odbiornik FPGA do 30 MHz, - sprawdź 225 khz!!! 4
5
6 Komponenty, pakiety VHDL Powtarzające się fragmenty kodu VHDL są zazwyczaj opisywane w formie: komponentów, funkcji, procedur umieszczonych w pakietach, tworzących następnie bibliotekę. 6
7 Tworzenie komponentów: - deklaracja bezpośrednia projekt_g.vhd inverter.vhd nand_2.vhd nand_3.vhd 7
8 Tworzenie komponentów: - deklaracja bezpośrednia Deklaracja komponentów: COMPONENT nazwa_komponentu IS PORT ( nazwa_sygnału : tryb i rodzaj sygnału; nazwa_sygnału : tryb i rodzaj sygnału ); END COMPONENT; COMPONENT inverter IS PORT ( a : in std_logic; b : out std_logic); END COMPONENT; Użycie komponentów: etykieta: nazwa_komponentu PORT MAP (lista przypisań); komponent_1 : inverter PORT MAP (x, y); komponent_2 : nand_2 PORT MAP (x=>a, y=>b, w=>open, z=>d); 8
9 Tworzenie komponentów: - komponent w pakiecie use work.nazwa_pakietu.all; inverter.vhd nand_2.vhd nand_3.vhd
10 Opis strukturalny 10 library IEEE; use IEEE.std_logic_1164.all; entity eqcomp4 is port (a, b : in std_logic_vector(3 downto 0); equals : out std_logic); end eqcomp4; use work.gatespkg.all; architecture struct of eqcomp4 is signal x: std_logic_vector (0 to 3); begin u0: xnor port map (a(0), b(0), x(0)); u1: xnor port map (a(1), b(1), x(1)); u2: xnor port map (a(2), b(2), x(2)); u3: xnor port map (a(3), b(3), x(3)); u4: and port map (x(0), x(1), x(2), x(3), wynik); end struct; Zalety tworzenia komponentów: - dekompozycja na mniejsze fragmenty, - wielopoziomowa hierarchia, - zdefiniowanie dekompozycji logicznej, - możliwość symulowania każdego obiektu osobno.
11 Tworzenie komponentów Deklaracja bezpośrednia Komponent w pakiecie 11
12 Układy sekwencyjne Architektura układów FPGA wymusza na konstruktorach tworzenie projektów synchronicznych, co jest jedynym sposobem na zagwarantowanie ich stabilnej pracy w pełnym zakresie częstotliwości sygnałów wejściowych. 12 Zasady realizacji logiki sekwencyjnej: rejestry powinny być taktowane tym samym sygnałem, elementy pamiętające należy opisywać w oddzielnych segmentach, możliwie jak najprościej, reset asynchroniczny powinien być stosowany jedynie do inicjalizacji, do zerowania/ustawiania rejestrów w czasie pracy należy używać sygnału synchronicznego
13 FPGA funkcjonalnie 13 CLB w SPARTAN 3 od 1728 do 74880
14 14 FPGA funkcjonalnie
15 15 Na co zwrócić uwagę zasoby
16 16 Na co zwrócić uwagę zasoby
17 Budowa CLB SLICEM: - ulokowane w lewej części CLB, - przystosowane do implementacji funkcji logicznych, rejestrów przesuwnych, pamięci RAM SLICEL: - ulokowane w prawej części CLB, - przystosowane do implementacji tylko funkcji logicznych 17 Każda komórka CLB składa się z czterech slice-ów.
18 SLICEM, SLICEL Każdy SLICE posiada: dwie konfigurowalne 4-wejściowe tablice LUT (F-LUT, G-LUT), konfigurowalne przerzutniki, dwa multipleksery, konfiguracja ścieżek przesyłu danych 18
19 Zasoby połączeniowe Każdy CLB ma możliwość bezpośredniego korzystania z zasobów 8 sąsiadujących CLB. Wymiana danych pomiędzy CLB znajdujących się w większej odległości odbywa się za pomocą dodatkowych zasobów połączeniowych: - linie długie, łączące co szósty, najszybsze, - linie 8-krotne, łączące co trzeci CLB, - linie podwójne, komunikacją pomiędzy CLB. 19
20 20 Zasoby połączeniowe
21 Sygnały zegarowe linie globalne Układy Spartan 3 wyposażono w 8 globalnych linii do dystrybucji zegara: GCLK Dystrybucja sygnału zegarowego liniami lokalnymi wiąże się z ryzykiem zaniku synchronizacji 21
22 Zegar linie globalne Budowa FPGA powoduje, że elementy logiczne rozmieszczone na powierzchni struktury pomimo taktowania sygnałem zegarowym pochodzącego z jednego źródła nie są taktowane równocześnie. a) b) Dystrybucja sygnału zegarowego za pomocą: a) połączeń segmentowych, b) za pomocą linii niezależnych od lokalnych zasobów połączeniowych. 22 Niedoskonałości dystrybucji sygnałów zegarowych kompensuje układ DCM (Direct Clock Manager)
23 Moduł DCM Moduły DCM pozwalają na: eliminację przesunięć fazowych zegara (clock skew), wewnątrz układu FPGA lub w stosunku do elementów zewnętrznych, przesunięcie fazowe zegara o ustaloną lub regulowaną część okresu, generację zegara o częstotliwości pomnożonej przez iloraz dwóch liczb, generację zegara o współczynniku wypełnienia 50 % na podstawie zegara nie spełniającego tego warunku. 23
24 Moduł DCM we. syg. zegarowego pin (C9), CLK =50 MHz wy. syg. CLK 0 i DCM składa się z czterech komponentów: Digital Frequency Synthesizer (DFS) syntezera częstotliwości, Delay Locked Loop (DLL) pętli opóźniającej, Phase Shift (PS) programowalnego przesuwnika fazy, Status Logic zespołu logiki.
25 DCM blok DLL 25 Sygnał wejściowy podawany jest na wejście CLKIN, wejście CLKFB służy do podania sygnału dla pętli sprzężenia zwrotnego. Dzięki temu układ DLL może monitorować jakość sygnału taktującego. Blok DLL posiada cztery wyjścia sygnałów zegarowych będących kopią sygnału CLKIN jednak przesuniętych w fazie o: 0, 90, 180, 270. Na wyjściach CLK2X oraz CLK2X180 sygnał o częstotliwości dwukrotnie większej.
26 DCM blok DLL Wyjście CLKDV umożliwia podział częstotliwości CLKIN f CLKDV = f CLKIN /CLKDV_DIVIDE gdzie: CLKDV_DIVIDE = 1,5; 2; 2,5,..15; 16 wsp. Wypełnienia sygnału = 50% 26 Źródło: Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs
27 DCM blok DLL - zegar CLK0 CLK90 CLK180 CLK270 sygnał podstawowy sygnał przesunięty o 90 sygnał przesunięty o 180 sygnał przesunięty o 270 CLKIN CLK2X CLKDV sygnał wejściowy sygnał 2 x CLKIN sygnał CLKIN/2 27 Synteza częstotliwości i przesunięcie fazy, diagramy czasowe.
28 DCM blok Phase Shifter Sterowany cyfrowo przesuwnik fazy 28 PSINCDEC zwiększenie, zmniejszenie przesunięcia fazy, PSEN wejście aktywujące, PSCLK sygnał taktujący, zegarowy PSDONE stan gotowości
29 DCM na liniach globalnych Sposób konfiguracji układu DCM, linia zegarowa dystrybuowana linią globalną 29 Konfiguracja w projektach: - opis VHDL, - schemat element, - kreator konfiguracji (Xlinx CORE Generator) CLKIN CLKOUT Korekcja wsp. wypełnienia sygnału zegarowego CLKIN
30 30 Xilinx CORE Generator
31 Multiplikatory układy mnożące standardowy element architektury, mnożenie dwóch 18-bitowych liczb U2, synchroniczne lub asynchroniczne, 31 Źródło: Using Embedded Multipliers in Spartan-3 FPGAs
32 Multiplikatory komponent VHDL Deklaracja komponentu MULT18X18: - po słowie kluczowym architecture jednak przed begin component MULT18X18 port ( P : out STD_LOGIC_VECTOR (35 downto 0); A : in STD_LOGIC_VECTOR (17 downto 0); B : in STD_LOGIC_VECTOR (17 downto 0)); end component; - uchwyt instancji po słowie kluczowym begin MULT18X18_INSTANCE_NAME : MULT18X18 port map (P => user_p, A => user_a, B => user_b); 32
33 Pamięć BlockRAM wewnętrzna konfigurowalna pamięć SRAM, podzielona na bloki, dwuportowa, możliwy zapis, odczyt, możliwość łączenia bloków 33
34 Sygnały i zmienne Zastosowanie Sygnał połączenia w obwodzie Zmienna lokalna informacja, połączenia wewnętrzne Zasięg globalny lokalny, w obszarze deklaracji Zachowanie Użycie Wnioski przypisanie nie jest natychmiastowe w kodzie sekwencyjnym w pakietach, deklaracjach, architekturach sygnał generuje przerzutnik kiedy wykonywane jest do niego przypisanie na zboczu innego sygnału - podczas synchronicznego przypisania przypisanie natychmiastowe w kodzie sekwencyjnym, procesie, funkcji lub procedurze *Zmienna nie generuje przerzutnika, jeżeli jej wartość nie opuszcza procesu. Użycie <= := 34 * zmienna wygeneruje przerzutnik, gdy jest użyta przed przypisaniem do niej wartości
35 Zmienne zmienne mogę być deklarowane jedynie wewnątrz procesu lub podprogramu, zmienna widoczna jest tylko w procesie, w którym ją zadeklarowano lokalna inf. przypisanie wartości do zmiennej := następuję natychmiast, VARIABLE control : BIT := '0'; VARIABLE count : INTEGER RANGE 0 TO 100; VARIABLE y : STD_LOGIC_VECTOR (7 DOWNTO 0) := " "; 35
36 Sygnały i zmienne a) b) signal temp, a : std_logic; begin p0: process (clk) is if ( clk event and clk = 1 ) then out_1 <= temp; out_2 <= a; end if; end process p0; signal temp, a : std_logic; begin p0: process (clk) is if ( clk event and clk = 1 ) then out_1 <= temp; end if; out_2 <= a; end process p0; out_1, out_2 zostaną zapamiętane out_1 zostanie zapamiętane, out_2 zostanie przepisane 36
37 Sygnały i zmienne 37 library IEEE; use IEEE.std_logic_1164.all; entity D_FF is port ( D, clk, reset : in std_logic; Q, Qbar : out std_logic ); end entity D_FF; architecture sig of D_FF is signal state : std_logic; begin p0: process (clk, reset) is begin if (reset = 0 ) then state <= 0 ; elsif rising_edge (clk) then state <= D; end if; end process p0; Q <= state; Qbar <= not state; end architecture sig; Przerzutnik typu D z wyjściem Q i Q Tak nie można: Qbar <= not Q - Q zadeklarowano jako out, - można użyć buffer, - lepiej jednak zapamiętać stan wewnętrzny
38 Sygnały i zmienne 38 library IEEE; use IEEE.std_logic_1164.all; entity D_FF is port ( D, clk, reset : in std_logic; Q, Qbar : out std_logic ); end entity D_FF; architecture sig of D_FF is signal state : std_logic; begin p0: process (clk, reset) is begin if (reset = 0 ) then state <= 0 ; elsif rising_edge (clk) then state <= D; end if; end process p0; Q <= state; Qbar <= not state; end architecture sig; library IEEE; use IEEE.std_logic_1164.all; entity D_FF is port ( D, clk, reset : in std_logic; Q, Qbar : out std_logic ); end entity D_FF; architecture var of D_FF is begin p0: process (clk, reset) is variable state : std_logic; begin if (reset = 0 ) then state := 0 ; elsif rising_edge (clk) then state := D; end if; Q <= state; Qbar <= not state; end process p0; end architecture var;
39 Analiza strukturalna seq: process (clk) begin if clk event and clk = 1 then b <= c; a <= b; h <= i; i <= j xor k; end if ; end process seq; Zadanie: Przeanalizujmy ile mamy tutaj przerzutników? chcą uniknąć wielu rejestrów operacja przypisania należy realizować współbieżnie (na zewnątrz procesu) 39
40 Gdzie ten ukryty rejestr architecture test of reg is p0: process begin wait until clk = 1 x <= 0 ; y <= 0 ; if (a = b) then x <= 1 ; end if; if (x = 1 ) then y <= 1 end if ; end process p0; end architecture test architecture test of reg is p1: process begin variable x : bit; wait until clk = 1 x := 0 ; y <= 0 ; if (a = b) then x := 1 ; end if; if (x = 1 ) then y <= 1 end if ; end process p1; end architecture test 40
41 Klauzula GENERIC GENERIC służy do parametryzacji kodu VHDL GENERIC (nazwa_parametru : typ_parametru := wartość); Przykład: zdefiniować parametr o nazwie n, typu INTEGER, z domyślną wartością 8: entity przykład is GENERIC (n : INTEGER := 8); PORT (...); end przykład; W entity można mieć więcej niż jeden parametr GENERIC GENERIC (n: INTEGER := 8; vector: BIT_VECTOR := " "); 41
42 Klauzula GENERIC - użycie entity register_n is generic ( width: integer := 8); port ( clk, rst, en: in std_logic; data: in std_logic_vector (width-1 downto 0); q: out std_logic_vector (width-1 downto 0)) end register_n; Chcąc stworzyć wektor 8-elementowy konieczny jest zapis: (width 1), wektor numerowany jest od 0 do 7 co w rezultacie daje 8 pozycji 42
43 Porty we/wy - ogólnie 43 Tryby kierunkowe portów: In - wejście sygnału Out wyjście sygnału (bez sprzężeń) Buffer nośnik sygnału wewnątrz architektury Inout sygnał dwukierunkowy (magistrale np. DMA)
44 Porty we/wy złote zasady library IEEE; use IEEE.std_logic_1164.all; 44 entity port_mode is port ( a, b : in std_logic; x, y : out std_logic ); end entity port_mode; architecture data_flow of port_mode is begin x <= a and b; y <= not x; end data_flow; Error (10309): VHDL Interface Declaration error in port_mode.vhdl(13): interface object x of mode out cannot be read. Change object mode to buffer or inout. Sygnał x jest użyty do obliczenia sygnału y - z punktu widzenia VHDL jest on traktowany jako sygnał zewnętrzny wchodzący do układu, co jest niezgodne z trybem portu out Rozwiązanie? - inout, - buffer, - pomocniczy sygnał, signal tmp : std_logic;
45 Bufor trójstanowy Symbol bufora trójstanowego buf_tr: process (OE, DATA_IN) begin if OE = 0 then DATA_OUT <= (others => Z ); else DATA_OUT <= DATA_IN; end if ; end process buf_tr; DATA_OUT <= DATA_IN when OE = 1 else Z Bufory trójstanowe w realizacji multipleksera 2 x 1 45
46 Magistrale trójstanowe library IEEE; use IEEE.std_logic_1164.all; entity tri_state is generic (n : integer := 7); port ( en : in std_logic, input : in std_logic_vector (n downto 0), output : out std_logic_vector (n downto 0), end tri_state; 46 architecture data_glow of tri_state is begin output <= input when (en = 0 ) else (others => Z ) end architecture tri_state;
47 Sygnał z wielokrotnym nośnikiem Sygnał z wielokrotnym nośnikiem powodujący konflikt architecture drivers of ands is begin y <= a and b; y <= a and b; end drivers; Sygnał z wielokrotnym nośnikiem zwiększenie wydajności wyjścia 47 - Programy do syntezy mogą generować wielokrotne nośniki po to aby zwiększyć prąd wyjściowy.
48 Sztuczka z sygnałem zegarowym Zwykle nie da się zsyntezować kodów, które zawierają przypisanie do tego samego sygnały na obu zboczach zegara: p0: process (clk) is if ( clk event and clk = 1 ) then counter <= counter +1; elsif ( clk event and clk = 0 ) then counter <= counter +1; end if; end process p0; Można natomiast zastosować dwa osobne liczniki p0: process (clk) is if ( clk event and clk = 1 ) then counter _2<= counter +1; end if; end process p0; p1: process (clk) is if ( clk event and clk = 0 ) then counter_1 <= counter +1; end if; end process p1; 48
49 Przykładowe pytania 1. Zmienne i sygnały różnice, podobieństwa 2. Klauzula GENERIC - zastosowanie 3. Wyjaśnij czym jest CLB, IOB, SLICE 4. Multiplikatory zastosowanie, zasada działania 5. Zadania modułu DCM 6. Zasada działania bloku DLL 7. Podstawowe bloki w układach FPGA 8. Zasoby połączeniowe w FPGA podział Zastosowanie globalnych linii połączeniowych
Układy reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydział Elektroniki Mikrosystemów i Fotoniki Politechnika Wrocławska Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Konfiguracja układu DCM Digital
Bardziej szczegółowoModelowanie złożonych układów cyfrowych (1)
Modelowanie złożonych układów cyfrowych () funkcje i procedury przykłady (przerzutniki, rejestry) style programowania kombinacyjne bloki funkcjonalne bufory trójstanowe multipleksery kodery priorytetowe
Bardziej szczegółowoLaboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoUkłady reprogramowalne i SoC Specjalizowane moduły FPGA
Specjalizowane moduły FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Worek różności jak dobrać się do gotowców w Spartanach? Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 kwietnia 2011 Spis treści Wbudowane
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoUkłady FPGA w przykładach, część 2
Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoProjektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Bardziej szczegółowoProjektowanie w VHDL
Projektowanie w VHDL powtórka wiadomości o języku VHDL słowa zastrzeżone typy danych, deklaracje obiektów instrukcje współbieżne i sekwencyjne pętle for, while typowe bloki układów cyfrowych przykłady
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoPojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości
Stałe - constant Pojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości późniejszych zmian Deklarowane w ciele architektury Widoczne dla całej architektury architecture
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Sygnały zegarowe Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 8 kwietnia 2013 Problem synchronizacji Projektujemy układy synchroniczne
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoPrzykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3.
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3. Jak umieszcza się komentarze w pliku symulacyjnym PSPICE? 4.
Bardziej szczegółowoVHDL cz.1. Rafał Walkowiak IIn PP Wer
VHDL cz.1 Rafał Walkowiak IIn PP Wer 2.0 11.2013 VHDL VHDL (ang. Very High Speed Integrated Circuits Hardware Description Language ) jest popularnym językiem opisu sprzętu używanym w komputerowym projektowaniu
Bardziej szczegółowoElementy języka VHDL. obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne. PUE-w3 1
Elementy języka VHDL obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne PUE-w3 1 Obiekty (sygnały, zmienne, stałe, pliki) Obiekty służą do zapisu i pamiętania
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 5)
Układy reprogramowalne i SoC Język VHDL (część 5) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 2)
Układy reprogramowalne i SoC Język VHDL (część 2) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń
Bardziej szczegółowoUkłady reprogramowalne i SoC Testbenches. Symulacja sterowana zdarzeniami.
Testbenches. Symulacja sterowana zdarzeniami. Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń -
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 3)
Układy reprogramowalne i SoC Język VHDL (część 3) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoVHLD Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (VHDL)
VHLD Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (VHDL) Język VHDL jest jednym z nowszych języków opisu i projektowania układów cyfrowych. W lipcu 1983 roku firmy Intermetrics,
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. VHDL, ISE WebPACK, Plan Ahead, Impact W
Programowanie Układów Logicznych kod kursu: ETD6203 VHDL, ISE WebPACK, Plan Ahead, Impact W2 28.02.2018 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu 1 2 3 4 5 6 VHDL powtórka ważniejszych
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 8 Implementacja prostego
Bardziej szczegółowoXC4000: LUT jako ROM Układy Cyfrowe i Systemy Wbudowane 2 Układy FPGA cz. 2 ROM32X1 VHDL inference example ROM 16x2b type
Układy Cyfrowe i Systemy Wbudowane 2 XC4000: LUT jako ROM Układy FPGA cz. 2 dr inż. Jarosław Sugier Jaroslaw.Sugier@pwr.edu.pl W-4/K-9, pok. 227 C-3 FPGA(2) - 1 FPGA(2) - 2 ROM32X1 VHDL inference example
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowoJęzyki opisu sprzętu VHDL Mariusz Rawski
CAD Języki opisu sprzętu VHDL rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 4.4.28 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Powtórka wiadomości Pamięć w układach
Bardziej szczegółowoInstrukcje sekwencyjne
nstrukcje sekwencyjne nstrukcje sekwencyjne są stosowane w specyfikacji behawioralnej (behavioral description) rzede wszystkim w tzw. procesach (process) roces nstrukcja F nstrukcja CASE Z 1 rocesy Konstrukcja
Bardziej szczegółowoTechnika Cyfrowa. Wprowadzenie do laboratorium komputerowego część II
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IET Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego część II Wstęp W ramach zajęć przedstawione zostaną
Bardziej szczegółowoPUCY Kolos 2: Reloaded
PUCY Kolos 2: Reloaded 1) Narysować schemat układu mikroprogramowalnego z licznikiem rozkazów. 2) Narysować schemat elementu ścieżki cyklicznej dla sygnału kombinacyjnego 3) Narysować schemat elementu
Bardziej szczegółowoVHDL cz.1. Rafał Walkowiak IIn PP Wer
VHDL cz.1 Rafał Walkowiak IIn PP Wer 2.1 12.2015 VHDL VHDL (ang. Very High Speed Integrated Circuits Hardware Description Language ) jest popularnym językiem opisu sprzętu używanym w komputerowym projektowaniu
Bardziej szczegółowoLiteratura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Bardziej szczegółowoVHDL. Behawioralny Strukturalny Czasowy. Poziom RTL
Style opisu VHDL VHDL Behawioralny Strukturalny Czasowy Równania boolowskie Poziom RTL Przebieg czasowy c = a v b c
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład III FPGA dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład III FPGA dr inż. Paweł Russek Układy FPGA Cechy architektury Virtex II Fast look-ahead carry Wide functions Block Select RAM Distributed RAM 18 bitowe układy mnożące
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoKierunek Elektronika, III rok Języki Opisu Sprzętu. Platforma sprzętowa. Rajda & Kasperek 2016 Katedra Elektroniki AGH 1
Kierunek Elektronika, III rok Języki Opisu Sprzętu Platforma sprzętowa Rajda & Kasperek 2016 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6 Platforma Digilent
Bardziej szczegółowoSterowniki Programowalne (SP)
Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i
Bardziej szczegółowoKierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe. Synteza logiczna. Rajda & Kasperek 2015 Katedra Elektroniki AGH 1
Kierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe Synteza logiczna Rajda & Kasperek 2015 Katedra Elektroniki AGH 1 Program wykładu Wstęp do syntezy Sprzętowa reprezentacja obiektów
Bardziej szczegółowoRealizacja algorytmu wyznaczania wyrazów ciągu w języku VHDL z zastosowaniem podziału projektu na moduły: FSM i Data Path.
Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 1 Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 6 (wersja 2015) 1. Wstęp 1.1. Algorytm Realizacja algorytmu
Bardziej szczegółowoSpis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Bardziej szczegółowoPRZERZUTNIKI: 1. Należą do grupy bloków sekwencyjnych, 2. podstawowe układy pamiętające
PRZERZUTNIKI: 1. Należą do grupy bloków sekwencyjnych, 2. podstawowe układy pamiętające Zapamiętywanie wartości wybranych zmiennych binarnych, jak również sekwencji tych wartości odbywa się w układach
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Bardziej szczegółowoKierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy synchroniczne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 26 października 2015 Co to jest układ sekwencyjny? W układzie sekwencyjnym,
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. Komunikacja z układami cyfrowymi W dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Komunikacja z układami cyfrowymi W5 30.03.2016 dr inż. Daniel Kopiec Plan wykładu 1 2 3 4 5 6 Standard komunikacji RS232 Enkoder obrotowy Wyświetlacz
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 IoT, sieci neuronowe W9 24.04.2019 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu IoT internet rzeczy Sieci neuronowe - wprowadzenie
Bardziej szczegółowoProjektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG OPIS BEHAWIORALNY proces Proces wątek sterowania lub przetwarzania danych, niezależny w sensie czasu wykonania, ale komunikujący się z innymi procesami.
Bardziej szczegółowoJęzyk VHDL podstawy Mariusz Rawski
CAD Język VHDL podstawy Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu Very high speed integrated Hardware Description Language Przemysłowy standard języka
Bardziej szczegółowoProjektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoKierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe. Zaawansowany VHDL. Rajda & Kasperek 2014 Katedra Elektroniki AGH 2
Kierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe Zaawansowany VHDL Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Opis strukturalny map, generate Pojęcia leksykalne
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY. Rev.1.1
LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY Rev.1.1 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z zakresu projektowania układów kombinacyjnych oraz arytmetycznych 2. Projekty Przy
Bardziej szczegółowoDOKUMENTACJA PROJEKTU
AKADEMIA GÓRNICZO-HUTNICZA w Krakowie KATEDRA ELEKTRONIKI DOKUMENTACJA PROJEKTU Projekt z przedmiotu Sprzętowa Implementacja Algorytmów: Dekoder klawiatury na PS/2 Prowadzący: Dr inż. Paweł Russek Wykonali:
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoProgramowany układ czasowy APSC
Programowany układ czasowy APSC Ośmiobitowy układ czasowy pracujący w trzech trybach. Wybór trybu realizowany jest przez wartość ładowaną do wewnętrznego rejestru zwanego słowem sterującym. Rejestr ten
Bardziej szczegółowoAHDL - Język opisu projektu. Podstawowe struktury języka. Komentarz rozpoczyna znak i kończy znak %. SUBDESIGN
AHDL - Język opisu projektu. Podstawowe struktury języka Przykładowy opis rewersyjnego licznika modulo 64. TITLE "Licznik rewersyjny modulo 64 z zerowaniem i zapisem"; %------------------------------------------------------------
Bardziej szczegółowoProjektowanie systemów cyfrowych w językach opisu sprzętu. Studium Zaoczne IV rok kierunek Elektronika i Telekomunikacja. Wykład 2
Projektowanie systemów cyfrowych w językach opisu sprzętu Studium Zaoczne IV rok kierunek Elektronika i Telekomunikacja Wykład 2 Program wykładu VHDL przykłady VHDL jednostki projektowe VHDL pojęcia leksykalne
Bardziej szczegółowoCZ1. Optymalizacja funkcji przełączających
CZ1. Optymalizacja funkcji przełączających 1. Proszę opisać słownie metodę i dokonać optymalizacji łącznej następujących funkcji (najmłodszy bit wejścia proszę oznaczyć A) : F1=SUM m(1,3,5,7,9,13,15) F2=SUM
Bardziej szczegółowoLinia SDA służy do dwukierunkowego. przesyłania danych zawsze inicjuje master. Slave nie może zainicjować
I 2 C w FPGA Wiele układów peryferyjnych stosowanych w urządzeniach cyfrowych wykorzystuje do komunikacji z otoczeniem protokół I 2 C. Także układy FPGA, użyte jako peryferyjne dla jednostek centralnych,
Bardziej szczegółowoKierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe. Zaawansowany VHDL. Rajda & Kasperek 2015 Katedra Elektroniki AGH 1
Kierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe Zaawansowany VHDL Rajda & Kasperek 2015 Katedra Elektroniki AGH 1 Program wykładu Opis strukturalny map, generate Pojęcia leksykalne
Bardziej szczegółowoPodział układów cyfrowych. rkijanka
Podział układów cyfrowych rkijanka W zależności od przyjętego kryterium możemy wyróżnić kilka sposobów podziału układów cyfrowych. Poniżej podam dwa z nich związane ze sposobem funkcjonowania układów cyfrowych
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoUkłady cyfrowe w Verilog HDL. Elementy języka z przykładami. wersja: cz.3
Układy cyfrowe w Verilog Elementy języka z przykładami wersja: 10.2009 cz.3 1 Układy sekwencyjne Układy sekwencyjne mają pamięć Układy synchroniczne najczęściej spotykane wszystkie elementy są kontrolowane
Bardziej szczegółowoSynteza strukturalna
Synteza strukturalna Analizując algorytm pracy układu opisany siecią działań dobiera się: bloki funkcjonalne służące do przechowywania zmiennych, bloki operacyjne służące do wykonywania operacji występujących
Bardziej szczegółowoCyfrowe układy scalone c.d. funkcje
Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Analiza czasowa W8 17.04.2019 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Zależności czasowe w układach programowalnych Pojęcia
Bardziej szczegółowoModelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA
Modelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA Licznik binarny Licznik binarny jest najprostszym i najpojemniejszym licznikiem. Kod 4 bitowego synchronicznego licznika binarnego
Bardziej szczegółowoLista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014
Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Temat 1. Algebra Boole a i bramki 1). Podać przykład dowolnego prawa lub tożsamości, które jest spełnione w algebrze Boole
Bardziej szczegółowoProgramowany układ czasowy
Programowany układ czasowy Zbuduj na płycie testowej ze Spartanem-3A prosty ośmiobitowy układ czasowy pracujący w trzech trybach. Zademonstruj jego działanie na ekranie oscyloskopu. Projekt z Języków Opisu
Bardziej szczegółowoSzkolenia specjalistyczne
Szkolenia specjalistyczne AGENDA Język VHDL w implementacji układów cyfrowych w FPGA/CPLD poziom podstawowy GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com Szczecin 2014
Bardziej szczegółowoUkłady Cyfrowe projekt. Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma. Opis głównych modułów sprzętowych
Michał Leśniewski Tomasz Władziński Układy Cyfrowe projekt Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma Opis głównych modułów sprzętowych Realizacja funkcji gamma entity
Bardziej szczegółowoPodstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja 0.1 29.10.2013 Przypomnienie - podział układów cyfrowych Układy kombinacyjne pozbawione właściwości pamiętania stanów, realizujące
Bardziej szczegółowoKurs języka VHDL Very High (Speed Integrated Circuits) Description Language
Kurs języka VHDL Very High (Speed Integrated Circuits) Description Language Józef Kalisz, Wojskowa Akademia Techniczna, 2008 Początek: lata 80-te XX w. Kontrakt VHSIC (Department of Defense, USA) Podstawa:
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoPodstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D
AGH Katedra Elektroniki Podstawy Elektroniki dla Elektrotechniki Liczniki synchroniczne na przerzutnikach typu D Ćwiczenie 7 Instrukcja do ćwiczeń symulacyjnych 2016 r. 1 1. Wstęp Celem ćwiczenia jest
Bardziej szczegółowoUkłady kryptograficzne z uŝyciem rejestrów LFSR
Układy kryptograficzne z uŝyciem rejestrów FSR Algorytmy kryptograficzne uŝywane w systemach telekomunikacyjnych własność modulo 2 funkcji XOR P K K = P = P 2 Rejestr z liniowym sprzęŝeniem zwrotnym FSR
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoUkłady FPGA w przykładach, część 1
Układy FPGA w przykładach, część 1 K U R S Duże układy PLD tanieją w tempie zbliżonym do popularnych mikrokontrolerów, co spowodowało, że układy FPGA o dużych zasobach logicznych nie tylko są już tańsze
Bardziej szczegółowo