RZECZPOSPOLITA OPIS PATENTOWY

Transkrypt

1 RZECZPOSPOLITA OPIS PATENTOWY POLSKA Patent dodatkowy do patentunr Zgłoszono: (P ) Int. Cl.5 GUC 19/28 URZĄD PATENTOWY Pierwszeństwo «ZK^f/»66t Zgłoszenie ogłoszono: RP Opis patentowy opublikowano: */4 Twórcywynalazku: Włodzimierz Boroń, Marian Domagalski, Henryk Kubica, Stanisław Malec, Tadeusz Korniak Uprawniony z patentu: Instytut Systemów Sterowania, Katowice (Polska) Półprzewodnikowa pamięć zewnętrzna Przedmiotem wynalazku jest układ półprzewodnikowej pamięci zewnętrznej, zwłaszcza dla systemów mikro i minikomputerowych. Znany jest z literatury amerykańskiej Microcomputers and memories" - Handbook Firmy Digital Eguipment Corporation 1982 układ rozszerzenia obszaru adresowego pamięci operacyjnej, w którym pojemność zainstalowanej w systemie komputerowym pamięci operacyjnej przewyższa pojemność wynikającą z możliwości bezpośredniej jej adresacji. Układ ten posiada osiem par rejestrów, z których każda para zawiera informacje dotyczące kolejnego segmentu pamięci. Jeden z rejestrów pary zawiera adres segmentu pamięci, natomiast drugi zawiera opis segmentu pamięci. Rozwiązanie to umożliwia poszerzenie pamięci operacyjnej mikrokomputera, jednak jest integral nie związane z budową procesora. W związku z tym układ ten nie może być wykorzystany w systemach, w których konstrukcja procesora nie przewiduje współpracy z nim. Ponadto w systemach komputerowych stosowane są pamięci zewnętrzne z nośnikiem magne tycznym jak pamięci dyskowe czy taśmowe. Pamięci te obarczone są takimi mankamentami jak duży czas dostępu do informacji, mała niezawodność i duże gabaryty. Zarówno w pamięciach operacyjnych jak również w pamięciach zewnętrznych stosowane są magistralowe połączenia jednostek sterujących z modułami nośnika. W układzie według wynalazku pierwsze wejście układu generacji adresu półprzewodnikowej pamięci zewnętrznej, który znajduje się w jednostce sterującej, połączone jest z wyjściem pierwszej części rejestru adresu półprzewodnikowej pamięci zewnętrznej, drugie wejście połączone jest z wyjściem drugiej części rejestru adresu tej pamięci. Pierwsza i druga część rejestru adresu pamięci połączone są między sobą linią przeniesienia. Trzecie wejście układu generacji półprzewodnikowej pamięci zewnętrznej połączone jest z odbiornikami linii adresowych magistrali komputera, nato miast jego czwarte wejście połączone jest z wyjściem rejestru maski. Wyjście układu generacji adresu półprzewodnikowej pamięci zewnętrznej połączone jest z nadajnikami adresu magistrali półprzewodnikowej pamięci zewnętrznej oraz pierwszym wejściem układu testowania i wykrywa nia błędów.

2 Ponadto układ generacji adresu półprzewodnikowej pamięci zewnętrznej oraz układ testowa nia i wykrywania błędów połączone są ze sobą linią sygnalizacji zakazu zapisu. Układ testowania i wykrywania błędów połączony jest liniami kontroli z nadajnikami i odbiornikami magistrali półprzewodnikowej pamięci zewnętrznej oraz liniami sygnalizacji błędów z rejestrem błędów. Drugie wejście układu testowania i wykrywania błędów połączone jest z szyną danych, łączącą nadajniki i odbiorniki linii danych magistrali komputera z nadajnikami i odbiornikami linii danych magistrali półprzewodnikowej pamięci zewnętrznej. Szyna danych połączona jest ponadto z wejś ciem rejestru adresu pamięci operacyjnej komputera, wyjściem rejestru błędów, wejściem oraz wyjściem rejestru stanu, wejściem oraz wyjściem licznika przesyłanych słów, wejściem oraz wyjś ciem rejestru maski, wejściem oraz wyjściem obu części rejestru adresu półprzewodnikowej pamięci zewnętrznej. Odbiorniki linii adresowych magistrali komputera połączone są z wejściem dekodera adresu wybranego obszaru pamięci operacyjnej, wejściem dekodera adresu rejestrów jednostki sterującej oraz wyjściem rejestru adresu pamięci operacyjnej komputera. Układ sterowania połączony jest z nadajnikami i odbiornikami linii sterujących magistrali komputera i z nadajnikami i odbiornikami magistrali półprzewodnikowej pamięci zewnętrznej, liniami współpracy z układem testowania i wykrywania błędów, linią trybu z układem generacji adresu półprzewodnikowej pamięci zewnętrznej linią zera z licznikiem przesyłanych słów, liniami inkrementacji z rejestrem adresu pamięci operacyjnej komputera, pierwszą częścią rejestru adresu półprzewodnikowej pamięci zewnętrznej i licznikiem przesyłanych słów, liniami zapisu oraz odczytu ze wszystkimi rejestrami jednostki sterującej i licznikiem przesyłanych słów, jak również liniami sterowania nadajnikami i odbiornikami jednostki sterującej połączonymi z wejściami sterującymi nadajników i odbiorników obu magistral. W modelu nośnika wejście układu dekodera adresu nośnika połączone jest z odbiornikami linii adresowych magistrali półprzewodnikowej pamięci zewnętrznej oraz z wejściem adresowym bloku nośnika. Pierwsze wejście dekodera adresu nośnika połączone jest z nadajnikami linii kontroli magistrali półprzewodnikowej pamięci zewnętrznej, natomiast drugie wyjście z lokalnym układem sterowania, który ponadto połączony jest liniami sterowania z nadajnikami i odbiornikami linii sterujących magistrali półprzewodniko wej pamięci zewnętrznej. Wyjście lokalnego układu sterowania połączone jest z wejściem sterują cym bloku nośnika, który z kolei liniami danych oraz linii kontroli połączony jest z nadajnikami i odbiornikami linii danych magistrali półprzewodnikowej pamięci zewnętrznej. Rozwiązanie według wynalazku umożliwia współpracę z systemem komputerowym na dwa sposoby, z których pierwszy realizuje zapis lub odczyt informacji jak do pamięci operacyjnej komputera, natomiast drugi realizuje zapis lub odczyt bloków informacji jak do pamięci zewnętr znej komputera. Przedmiot wynalazku uwidoczniono w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy półprzewodnikowej pamięci zewnętrznej i sposób przyłączenia do komputera, fig. 2 schemat blokowy modułu interfejsu, fig. 3 schemat blokowy modułu kontrolera i sposób jego połączenia z modułami nośnika, fig. 4 schemat blokowy modułu nośnika, a fig. 5 schemat blokowy układu generowania adresu półprzewodnikowej pamięci zewnętrznej. Półprzewodnikowa pamięć zewnętrzna, przedstawiona na fig. 1, składa się z modułu kontro lera C, modułów nośnika P oraz magistrali pamięci masowej B. Część interfejsowa półprzewodni kowej pamięci zewnętrznej została konstrukcyjnie wyodrębniona w postaci modułu interfejsu I połączonego kablem łączącym K z modułem kontrolera C. Moduł interfejsu I, przedstawiony na fig. 2, zawiera nadajniki/odbiorniki magistrali kompu tera Tl połączone liniami adresowymi Al z dekoderem adresu rejestrów kontrolera DA, dekoderem adresów wybranego obszaru pamięci operacyjnej DP, układem sterowania współpracą z magistralą komputera U oraz nadajnikami/odbiornikami interfejsu kontrolera T2 łączącymi moduł interfejsu z kablem łączącym K. Nadajniki/odbiorniki Tl są również połączone poprzez linie sterowania ST1 z dekoderem adresu rejestrów kontrolera DA i układem sterowania współpracą z magistralą komputera U. Układ sterowania współpracą z magistralą U, dekoder adresu rejestrów kontrolera DA oraz dekoder adresów wybranego obszaru pamięci operacyjnej DP połączone są poprzez linie sterujące ST2 z nadajnikami/odbiornikami T2. Ponadto układ sterowania współpracy z magistralą

3 komputera U połączony jest poprzez linie sterowania nadajnikami/odbiornikami N z nadajnika mi/odbiornikami Tl i T2. Moduł kontrolera C, przedstawiony na fig. 2, zawiera układ sterowania kontrolera US połą czony liniami sygnalizacji stanu SS z rejestrem stanu RS. Rejestr stanu RS połączony jest z nadajnikami/odbiornikami danych TD1 poprzez linie danych D2. Nadajniki/odbiorniki TD1 ponadto połączone są przez linie D2 z układem testowania i wykrywania błędów WB, rejestrem błędów RB, rejestrem adresu pamięci operacyjnej komputera RA,pierwszą i drugą częścią rejestru adresu półprzewodnikowej pamięci zewnętrznej RP1 i RP2, rejestrem maski RM, licznikiem przesyłanych słów LP oraz nadajnikami/odbiornikami TD2 magistrali półprzewodnikowej pamięci zewnętrznej B. Układ sterowania kontrolera US poprzez linie sterowania nadajnikami/odbiornikami kontro lera PD połączony jest z wejściami sterującymi nadajników/odbiorników adresu TAI i TA2, danych TD1 i TD2 oraz linii sterujących TS1 i TS2. Ponadto układ sterowania kontrolera US jest połączony linią ZO z rejestrem stanu RS, rejestrem adresu pamięci operacyjnej komputera RA, rejestrem adresu półprzewodnikowej pamięci zewnętrznej RP, rejestrem maski RM, licznikiem przesyłanych słów LP, rejestrem błędów RB, w celu zapisu/odczytu tych rejestrów. Układ sterowa nia US jest połączony również linią IN z licznikiem przesyłanych słów LP, pierwszą częścią rejestru adresu półprzewodnikowej pamięci zewnętrznej RP1 i rejestrem adresu pamięci operacyjnej kom putera RA w celu inkrementacji ich zawartości. Ponadto układ sterowania US liniami sterowania SI i S2 połączony jest odpowiednio z nadajnikami/odbiornikami sterowania TS1 i TS2. Linia wyboru trybu ST łączy układ sterowania kontrolera US z układem generacji adresu półprzewodnikowej pamięci zewnętrznej UD. Do układu generacji adresu UD, doprowadzone są wyjścia części pierwszej i drugiej rejestru adresu półprzewodnikowej pamięci zewnętrznej RP1 i RP2, nadajników/odbiornikówadresu TAI oraz rejestru maski RM. Układ ten wypracowuje adres, który poprzez linie adresowe A3 doprowadzony jest do wejść nadajników adresu TA2 i układu testowania i wykrywania błędów WB. Do układu testowania i wykrywania błędów WB doprowa dzone są ponadto linie współpracy LW, które łączą go z układem sterowania kontrolera US i linią sygnalizacji zakazu zapisu SP, która łączy go z układem generacji adresu półprzewodnikowej pamięci zewnętrznej. Oprócz tego układ WB liniami kontroli LXI i LX2 służącymi do kontroli danych i adresów przesyłanych magistralą półprzewodnikowej pamięci zewnętrznej połączonyjest z nadajnikami/odbiornikami TD2 i TA2 oraz liniami sygnalizacji błędów SB z rejestrem błędów RB. Wejścia rejestru adresu pamięci operacyjnej komputera RA doprowadzone są do nadajników /odbiorników adresu TAI. Wejście przeniesienia pierwszej części rejestru adresu półprzewodniko wej pamięci zewnętrznej jest linią przeniesienia SI połączone z drugą częścią rejestru adresu półprzewodnikowej pamięci zewnętrznej. Nadajniki/odbiorniki linii sterujących TS2, danych TD2 i adresu TA2 są połączone z magistralą B odpowiednio poprzez linie MS, MD i MA. Do magistrali B przyłączone są moduły nośnika P. Moduł nośnika, przedstawiony na fig. 4, zawiera dekoder adresu nośnika DAN, którego wejście połączone jest z nadajnikami/odbiornikami magistrali półprzewodnikowej pamięci zewnętrznej T3 oraz z wejściem adresowym bloku nośnika BN za pomocą linu AR. Pierwsze wyjście dekodera adresu nośnika DAN połączone jest za pomocą linii kontroli LK2 z nadajnikami/odbior nikami T3 magistrali B, natomiast jego drugie wyjście linią SB z lokalnym układem sterowania LUS. Lokalny układ sterowania liniami sterowania S3 połączony jest z nadajnikami/odbiorni kami T3 magistrali B oraz liniami sterowania S4 z blokiem nośnika BN. Blok nośnika BN za pomocą linii DN oraz linii kontroli LK1 połączony jest z nadajnikami/odbiornikami T3 magistrali B. Działanie układu jest następujące. Półprzewodnikowa pamięć zewnętrzna pracuje w dwóch trybach. W trybie pamięci dyskowej, w którym współpraca z półprzewodnikowąj pamięcią zewnętrzną realizowana jest analogicznie jak z pamięcią na dyskach magnetycznych, to znaczy realizowany jest blokowy przesył informacji pomiędzy pamięcią operacyjną komputera a półprze wodnikową pamięcią zewnętrzną, na zasadzie bezpośredniego dostępu do pamięci. Czas dostępu do słowa w tym trybie jest równy czasowi transmisji bloku słów i wynosi ok. 770jjs. W trybie bezpośredniego dostępu do słowa, w którym wpółpraca z półprzewodnikową pamię cią zewnętrzną, realizowana jest analogicznie jak z pamięcią operacyjną komputera, to znaczy realizowany jest bezpośredni zapis lub odczyt słowa do zaadresowanej komórki pamięci zewnętrz-

4 nej. Czas dostępu do słowa w tym trybie wynosi ok. 450 ns. Po włączeniu zasilania lub po wstępnym wyzerowaniu kontrolera półprzewodnikowej pamięci zewnętrznej ustawiany jest tryb pracy pamięci dyskowej. Pamięć można przełączyć na pracę w trybie bezpośredniego dostępu do słowa przez ustawienie bitu TRYB - w rejestrze stanu RS. Jego wyzerowanie ustawia z powrotem tryb pamięci dyskowej. Praca w trybie pamięci dyskowej. Dla zainicjowania pracy półprzewodnikowej pamięci zewnętrznej w trybie pamięci dyskowej koniecznejest programowe ustawienie (poprzez magistralę systemu komputerowego) zawartości rejestru RP2 liczbą określającą początkowy adres miejsca w ejestru modułach nośnika, z którym nastąpi wymiana informacji, licznika przesyłanych słów LP liczbą określającą ilość transmitowanych jednostek informacji (słów), rra liczbą określającą początkowy adres miejsca w pamięci operacyjnej komputera, z którym nastąpi wymiana informa cji. Następnie do rejestru RS wpisuje się kod realizowanej funkcji sterującej. Fakt ten powoduje zainicjowanie pracy układu sterowania US, który po zadekodowaniu wybranej funkcji sterującej przystępuje do realizacji obsługi tej funkcji. W opisywanym przykładzie wykonania półprzewodnikowej pamięci zewnętrznej w trybie pamięci dyskowej wyróżnia się następujące funkcje sterujące: A. Grupa funkcji transmisyjnych - ODCZYT, ZAPIS, KONTROLA ODCZYTU, KON TROLA ZAPISU. B. Grupa funkcji pomocniczych - BLOKADA ZAPISU, ZEROWANIE REJESTRÓW KONTROLERA, KONIEC FUNKCJI. W przypadku realizacji funkcji transmisyjnych po zainicjowaniu pracy układu sterowania US przystępuje on do sprawdzenia zawartości rejestru RB i sprawdza gotowość kontrolera do wyko nania zadanej funkcji. Jeżeli występują warunki uniemożliwiające wykonanie funkcji sterującej wówczas układ sterowania US ustawia gotowość, a w rejestrze RB można odczytać wskaźniki błędów. Jeżeli wykonanie funkcji transmisyjnej jest możliwe to układ sterowania US inicjuje pracę układów związanych z przesyłem informacji pomiędzy pamięcią operacyjną komputera a półprze wodnikową pamięcią zewnętrzną. Z rejestru adresu pamięci operacyjnej komputera RA wystawiany jest na magistralę kompu tera adres komórki pamięci operacyjnej do lub z której przesyłana jest informacja. Odpowiedni kierunek przesyłania adresów i danych określa stan linii PD w kontrolerze i stan linii N w module interfejsu. Adres komórki półprzewodnikowej pamięci zewnętrznej generowany jest w układzie generacji adresu półprzewodnikowej pamięci zewnętrznej UD i jest on złożeniem zawartości pierwszej i drugiej części rejestru adresu półprzewodnikowej pamięci zewnętrznej RP1 i RP2. Linia ST określa w jakim trybie działa półprzewodnikowa pamięć zewnętrzna, a tym samym informuje układ generacji adresu UD o sposobie w jakim należy wytworzyć adres wystawiany na magistralę półprzewodnikowej pamięci zewnętrznej B. Po każdym przesłaniu słowa inkrementowane są licznik LP i rejestr RA za pomocą linii IN. Po każdym przesłaniu bloku słów rejestr RP1 wystawia sygnał na linię SI, który inkrementuje rejestr RP2. Na podstawie zawartości licznika LP w przypadku aktywnego stanu na linii Z, układ sterowa nia US określa moment zakończenia transmisji informacji i kończy realizację funkcji sterującej poprzez ustawienie bitu gotowości w rejestrze RS. Przy realizacji funkcji pomocniczych, po zainicjowaniu pracy układ sterowania US sprawdza czy zaistniały warunki realizacji wybranej funkcji i wykonuje ją. Zakończenie wykonania funkcji powoduje ustawienie bitu gotowości. Podczas całego przebiegu realizacji funkcji sterujących układ sterowania US i układ testowa nia i wykrywania błędów WB kontrolują poprawność realizacji funkcji przy pomocy sygnałów LW, SP, LK1 i LK2 i w przypadku wykrycia nieprawidłowości powodują ustawienie odpowiednich wskaźników błędów w rejestrze RB i ewentualne przerwanie kontynuowania realizacji funkcji przez ustawienie gotowości. TRYB - bezpośredniego dostępu do słowa. Tryb bezpośredniego dostępu do słowa wykorzy stywany jest do rozszerzenia pamięci operacyjnej, np. przy pracy wielomonitorowej. W tym celu należy wyłączyć część pamięci operacyjnej w wybranym obszarze przestrzeni adresowej, w którym widoczny będzie wybrany fragment półprzewodnikowej pamięci zewnętrznej. W granicznym przy padku wybrany obszar adresowy może stanowić całą przestrzeń adresową pamięci operacyjnej.

5 Przejście półprzewodnikowej pamięci zewnętrznej do trybu bezpośredniego dostępu do słowa następuje po ustawieniu bitu TRYB w rejestrze stanu RS. Początkowy adres obszaru półprzewod nikowej pamięci zewnętrznej, który będzie widoczny w wybranym obszarze pamięci operacyjnej, należy wpisać do rejestrów RP1 i RP2. Linia ST określa tryb pracy półprzewodnikowej pamięci zewnętrznej, a tym samym informuje układ generacji adresu UD o sposobie w jaki należy wytwo rzyć adres wystawiony na magistralę półprzewodnikowej pamięci zewnętrznej. W trybie bezpoś redniego dostępu do słowa adres na liniach A3 jest sumą adresu zawartego w rejestrach RP1 i RP2 oraz dolnej części adresu pamięci operacyjnej przesyłanej liniami A2. Poprawność transmisji jest kontrolowana przez układ testowania i wykrywania błędów WB i w momencie wykrycia błędu ustawiane są odpowiednie wskaźniki w rejestrze RB. Wybrany obszar pamięci operacyjnej dla zapisu można zawężać przez ustawienie odpowiedniej zawartości w rejestrze maski RM, a tym samym utworzyć obszar informacji chronionej dostępnej tylko dla odczytu. Adres pamięci opera cyjnej, który należy do wybranej przestrzeni adresowej dekodowany jest przez dekoder adresu wybranego obszaru DP, który wysterowuje jedną z linii ST2. Sygnał z tej linii przesyłany jest do modułu kontrolera i za pomocą linii SI uaktywnia układ sterowania US, co pozwala na obsługę ze strony półprzewodnikowej pamięci zewnętrznej cyklu magistrali komputera. Podczas pracy w obu trybach potrzeba zapisu lub odczytu dowolnego rejestru modułu kontrolera określana jest przez dekoder adresu rejestrów kontrolera DA, który za pomocą linii ST2 uaktywnia układ sterowania US poprzez linie SI na module kontrolera. Układ ten za pomocą linii ZO realizuje zapis lub odczyt rejestru zaadresowanego za pośrednictwem magistrali komputera M. Układ sterowania rozdzielony w przykładzie realizacji na układ sterowania kontrolera US i układ sterowania modułu interfejsu U pozwala na większą uniwersalność konstrukcji, gdyż dostosowanie konstrukcji półprzewodnikowej pamięci zewnętrznej dla podłączenia do różnych komputerów wymaga zmiany konstrukcji wyłącznie w zakresie modułu interfejsu. Działanie modułu nośnika podczas pracy w dowolnym trybie półprzewodnikowej pamięci zewnętrznej jest identyczne. Polega ono na dekodowaniu adresu przesyłanego magistralą półprze wodnikowej pamięci zewnętrznej B za pomocą układu dekodera adresu nośnika DAN. W przypadku, gdy układ ten zdekoduje adres odnoszący się do jego przestrzeni adresowej, wówczas za pomocą linii SB uaktywnia pracę lokalnego układu sterowania LUS, który na podstawie linii sterujących S3 magistrali półprzewodnikowej pamięci zewnętrznej realizuje wybrany cykl w bloku nośnika to jest zapis lub odczyt. Linie DN służą do przekazywania informacji między blokiem nośnika BN a magistralą półprzewodnikowej pamięci zewnętrznej B. Dla zapew nienia poprawnej transmisji adresów i danych odpowiednie sygnały przesyłane są za pomocą linii kontroli LK1 i LK2. Zastrzeżenie patentowe Półprzewodnikowa pamięć zewnętrzna zawierająca jednostkę sterującą z rejestrami oraz moduły nośnika informacji połączone wspólną magistralą, znamienna tym, że pierwsze wejście układu generacji adresu półprzewodnikowej pamięci zewnętrznej (UD) połączone jest z wyjściem pierwszej części rejestru adresu (RP1), drugie wejście połączone jest z wyjściem drugiej części rejestru adresu (RP2), równocześnie pierwsza i druga część rejestru adresu (RP) połączone są pomiędzy sobą linią przeniesienia (SI), trzecie wejście układu genćracji adresu (UD) połączone jest liniami (A2 i Al) z odbiornikami linii adresowych komputera (Tl), natomiast jego czwarte wejście połączone jest z wyjściem rejestru maski (RM), wyjście układu generacji adresu (UD) połączone jest liniami (A3) z nadajnikami adresu magistrali półprzewodnikowej pamięci zewnętrznej (TA2) oraz pierwszym wejściem układu testowania i wykrywania błędów (WB), ponadto układ generacji adresu (UD) połączony jest linią sygnalizacji zakazu zapisu (SP) z układem testowania i wykrywa nia błędów (WB), który liniami kontroli (LK1 i LK2) połączony jest z nadajnikami i odbiornikami magistrali półprzewodnikowej pamięci zewnętrznej (TD2 i TA2) oraz liniami sygnalizacji błędów (SB) z rejestrem błędów (RB), drugie wejście układu testowania i wykrywania błędów (WB), poprzez szynę danych (D2 i Dl), połączone jest z nadajnikami i odbiornikami linii danych

6 magistrali komputera (Tl), nadajnikami i odbiornikami linii danych magistrali półprzewodniko wej pamięci zewnętrznej (TD2), wejściem rejestru adresu pamięci operacyjnej komputera (RA), wyjściem rejestru błędów (RB), wejściem oraz wyjściem rejestru stanu (RS), wejściem oraz wyjściem licznika przesyłanych słów (LP), wejściem oraz wyjściem rejestru maski (RM), wejściem oraz wyjściem obu części rejestru adresu półprzewodnikowej pamięci zewnętrznej (RP) oraz pierwszym wejściem układu sterowania (US i U), natomiast odbiorniki linii adresowych magistrali komputera (Tl) liniami adresowymi (Al) połączone są z pierwszym wejściem dekodera adresu wybranego obszaru pamięci operacyjnej komputera (DP), pierwszym wejściem dekodera adresu rejestrów jednostki sterującej (DA) oraz wyjściem rejestru adresu pamięci operacyjnej komputera (RA) i drugim wejściem układu sterowania (US i U), który z kolei połączony jest liniami (ST1) z nadajnikami i odbiornikami linii sterujących magistrali komputera (Tl) i drugim wejściem deko dera adresu rejestrów jednostki sterującej (DA), jak również liniami (S2) z nadajnikami i odbiorni kami linii sterujących magistrali półprzewodnikowej pamięci zewnętrznej (TS2), liniami współ pracy (LW) z układem testowania i wykrywania błędów (WB), linią trybu (ST) z układem generacji adresu półprzewodnikowej pamięci zewnętrznej (UD), linią zera (Z) z licznikiem przesyłanych słów (LP), liniami inkrementacji (IN) z rejestrem adresu pamięci operacyjnej komputera (RA), pierwszą częścią rejestru ć dresu półprzewodnikowej pamięci zewnętrznej (RP1) i licznikiem przesyłanych słów (LP), liniami zapisu oraz odczytu (ZO) z rejestramijednostki sterującej (RA, RB, RP, RS, RM) i licznikiem przesyłanych słów (LP), liniami sterowania nadajnikami i odbiornikami jednostki sterującej (PD i N) z wejściami sterującymi nadajników i odbiorników obu magistral (Tl, TS2, TD2, TA2), jak również liniami sterowania (ST2) z dekoderami adresów (DA i DP), ponadto w module nośnika wejście układu dekodera adresu nośnika (DAN) połączone jest liniami (AR) z odbiornikami linii adresowych półprzewodnikowej pamięci zewnętrznej (T3) oraz z wejściem adresowym bloku nośnika (BN), pierwsze wejście dekodera adresu nośnika (DAN) połączone jest liniami (LK2) z nadajnikami linii kontroli magistrali półprzewodnikowej pamięci zewnętrznej (T3), natomiast drugie jego wyjście połączone jest z lokalnym układem sterowania (LUS) liniami (SR), który ponadto połączony jest liniami sterowania (S3) z nadajnikami i odbiornikami linii sterują cych magistn i półprzewodnikowej pamięci zewnętrznej (T3), wyjście lokalnego układu sterowa nia (LUS) połączonejest liniami sterującymi (S4) z wejściem sterującym bloku nośnika (BN), który z kolei liniami danych (DN) oraz liniami kontroli (LK1) połączony jest z nadajnikami i odbiorni kami linii danych magistrali półprzewodnikowej pamięci zewnętrznej (T3).

7 ;> c J I figi? DA * i PiUi 1 DP? ST2 a'*» F4 pin. do moduhj \> r A1 D1 U U N 1 ^] kontrolera fig 2 r r MA -MD» n DN ^-MS LUS 1 Sfi AR 2, w 7*2 \N ' LKI SA 2 1 BN 1 fig A

8 J Hu LK2 A3 SfH rłl v KAI TL {2 WB ^1 _L rwn I El III j 2 KS U _ZQ_ I us Lr El TJ «93 V < ' M 1 "> 51 RA RP RM ł l.«u' 3, 5 '» <» \ > fig.5 Zakład Wydawnictw UP RP. Nakład 100 egz. Cena 3000 zł