Interfejsy szeregowe. Dariusz Chaberski

Transkrypt

1 Interfejsy szeregowe Dariusz Chaberski

2 Interfejs I 2 C mikrokontroler A sterownik wyświetlacza LCD pamięć RAM lub EEPROM SDA SCL programowalna matryca bramek przetwornik A/C mikrokontroler B I 2 C - Inter IC - Inter Integrated Circuit 2

3 elektryczne podłączenie dwóch urządzeń z wykorzystaniem magistrali I 2 C SDA(Serial Data Line)- linia danych SCL(Serial Clock Line)- linia zegara V DD rezystory podwieszające Rp R p CLK1 OUT DATA1 OUT CLK2 OUT DATA2 OUT CLK1 IN DATA1 IN CLK2 IN DATA2 IN urządzenie 1 urządzenie 2 3

4 transfer pojedynczego bitu SDA SCL linia danych stabilna zmiana danych dozwolona 4

5 rozpoczęcie i zakończenie transmisji SDA SCL S warunek STARTu P warunek STOPu 5

6 transfer danych (2 bajty) P SDA MSB potwierdzenie z układu podrzędnego bajt skompletowany- przerwanie wewnątrz układu podrzędnego linia zegara utrzymywana na niskim poziomie w momencie obsługi przerwania Sr SCL S lub Sr ACK ACK Sr lub P warunek Startu lub powtórzonego Startu warunek Stopu lub powtórzonego Startu 6

7 potwierdzenie SDA(nadajnik) brak potwierdzenia SDA(odbiornik) potwierdzenie SCL(układ nadrzędny) S warunek Startu impuls zegarowy dla potwierdzenia 7

8 synchronizacja zegara podczas procedury arbitrażu stan oczekiwania rozpoczęcie odmierzania czasu trwania stanu wysokiego SCL(1) reset licznika SCL(2) SCL 8

9 procedura arbitrażu dwóch MASTERów układ nadrzędny 1 traci arbitraż SDA1 SDA SDA(1) SDA(2) SDA SCL S 9

10 kompletny transfer danych SDA SCL S P warunek Startu adres R/W potwierdzenie dane potwierdzenie dane potwierdzenie warunek Stopu 10

11 adresowanie SLAVE a 7-bitowym adresem poprzez MASTERa, który jest nadajnikiem natychmiastowy odczyt SLAVE a 11

12 format kombinowany 12

13 PCF8574 Remote 8-bit I/O expander for I2C-bus 13

14 Simplified schematic diagram of each I/O 14

15 Addressing 15

16 WRITE mode (output) 16

17 READ mode (input) 17

18 Interrupt generated by a change of input to I/O P5 18

19 Transient pull-up current I OHt while P3 changes from LOW-to-HIGH and back to LOW 19

20 Interfejs SPI 20

21 SPI Transfer Format with CPHA = 0 (8-bit) 21

22 SPI Transfer Format with CPHA = 1 (8-bit) 22

23 16-bit SPI Transfer Format 23

24 Setup & Hold Timing 24

25 Timing Master Mode 25

26 Timing Slave Mode 26

27 USART Universal (Synchronous) Asynchronous Receiver Transmitter UART TX/RX Sta D0 D1 D2 D3 D4[D5][D6][D7] Pa Sto Sto RS - Recommended Standard RS 232 H = -12 V, L = +12V RXD Received exchange Data TXD Transmit exchange Data TX/RX Sta D0 D1 D2 27

28 USRT CLK TX/RX D0 D1 D2 D3 D4[D5][D6][D7] Pa TX/RX -> CLK 28

29 1-Wire 29

30 Pin electrical scheme 30

31 Communication sequence 31

32 WRITE/READ 32

33 1-Wire waveforms/master Timing 33

34 RESET unsigned char reset1w(void){ unsigned char ret=0, i; PORTA&=0xfe; DDRA =0x01; for(i=0; i<48; i++) delay us(10); DDRA&=0xfe; PORTA =0x01; delay us(65); if((pina&0x01)==0x00) ret=1; delay us(90); if((pina&0x01)==0x00) ret=0; for(i=0; i<15; i++) delay us(30); return ret; } 34

35 WRITE void w1w(unsigned char w){ unsigned char i; for(i=0; i<8; i++){ PORTA&=0xfe; DDRA =0x01; delay us(11); if((w & (1<<i))==0) delay us(60); DDRA&=0xfe; PORTA =0x01; delay us(60); } } 35

36 READ unsigned char r1w(void){ unsigned char i, ret=0, j; for(i=0; i<8; i++){ PORTA&=0xfe; DDRA =0x01; delay us(1); DDRA&=0xfe; PORTA =0x01; delay us(14); if((pina & 0x01)!=0) ret =(1<<i); delay us(60); } return ret; } 36

37 8-bit CRC (Cyclic Redundancy Check) 37

38 unsigned char crc1w(unsigned char * tab){ unsigned char crc=0, i, j, t1, t2, t, tt=0; for(i=0; i<8; i++){ t=tab[i]; t1=t; for(j=0; j<8; j++){ t^=crc; t2=t&0x01; t=crc; if(t2) t^=0x18; t=(t>>1)+0x80*t2; crc=t; t1=(t=t1>>1); } tt =tab[i]; } if(tt==0) return 1; return crc; } 38

39 JTAG Boundary-Scan Testing Using the IEEE Std Bus 39

40 Boundary-Scan Example 40

41 Boundary-Scan Architecture TAP - Test Access Port 41

42 TAP Controller State Diagram 42

43 TAP Control Output Interconnect Diagram 43

44 General Instruction Register Architecture 44

45 Test Data Register Architecture 45

46 Conceptual View of a Control-and-Observe BSC BSC - Boundary-Scan Cell 46

47 Backplane Ring Configuration 47

48 Backplane Star Configuration 48

49 USB Speed Low Speed 1.5 Mb/s (USB 1.0, USB 2.0) Full Speed - 12 Mb/s (USB 1.0, USB 2.0) High Speed Mb/s (USB 2.0) Transfer Types Control (identification and configuration) - Required Bulk (printer, scanner, drive) Interrupt (mouse, keyboard) Isochronous (streaming audio, video) 49

50 Bus Topology 50

51 USB Communication Flow 51

52 USB Cable 5 m max 52

53 Keyed Connector Protocol 53

54 Example High-speed Capable Transceiver Circuit 54

55 NRZI Data Encoding Data Encoding Sequence (Bit Stuffing) 55

56 Packet Identifier Field 56

57 PID Types 57

58 58

59 Address Field Endpoint Field Control endpoint 0 Data Field (range from 0 to 1024 bytes - integral number of bytes) 59

60 Token CRCs G(X) = X 5 + X bit pattern = 00101B the five-bit residual = 01100B Data CRCs G(X) = X 16 + X 15 + X bit pattern = B the 16-bit residual = B 60

61 Token Packets 61

62 Packets in a Start-split Transaction Packets in a Complete-split Transaction 62

63 Relationship of Interrupt IN Transaction to High-speed Split Transaction 63

64 Relationship of Interrupt OUT Transaction to High-speed Split OUT Transaction 64

65 Start-Split Transaction Token 65

66 Complete-Split Transaction Token 66

67 Start-of-Frame Packets 67

68 USB Frames and Microframes 68

69 Data Packets Handshake Packets ACK, NAK, STALL, NYET, ERR 69

70 Bulk Transactions 70

71 Control Transfers (SETUP) 71

72 Interrupt Transactions 72

73 Isochronous Transactions 73