Projektowanie i badanie liczników synchronicznych i asynchronicznych

Transkrypt

1 Laboratorium Podstaw Techniki Cyfrowej dr Marek Siłuszyk mgr Arkadiusz Wysokiński Ćwiczenie 08 PTC Projektowanie i badanie liczników synchronicznych i asynchronicznych opr. tech. Mirosław Maś Uniwersytet Przyrodniczo Humanistyczny Siedlce 2019

2 1. Wstęp W ćwiczeniu badamy działania liczników asynchronicznych i synchronicznych. Układy sprawdzane są pod kątem sprawdzenia poprawności generowania sygnałów na wyjściach na podstawie wartości sygnałów podawanych na linie sterujące oraz linie zegarowe. Przeprowadzamy symulację wykorzystując komputerowy program PSpice, oraz praktycznie testujemy różne konfiguracje połączeń liczników w celu poznania praktycznego ich zastosowania. W skład zestawu laboratoryjnego wchodzą: 1. Komputer PC z programem PSpice Generator sygnałowy NDN DF1641B 3. Zasilacz NDN DF1731SB3A 4. Próbnik stanów logicznych GLP-1A 5. Platforma laboratoryjna 6. Przewody połączeniowe zwykłe i koncentryczne. UWAGA: Wyniki symulacji programu PSpice zapisuj w katalogu roboczym. Przed rozpoczęciem ćwiczenia sprawdź czy zestaw na stanowisku jest kompletny. Do ćwiczenia należy opanować następujące zagadnienia teoretyczne: Co to jest układ sekwencyjny. Liczniki zasada działania, podział, Układy asynchroniczne zalety i wady. Układy synchroniczne podaj kiedy następuje zmiana na wyjściu Co to jest układ statyczny, dynamiczny. 2

3 2. Wprowadzenie Układem sekwencyjnym nazywa się taki układ cyfrowy, którego stan wyjść w danym momencie zależy od stanu wejść w danej chwili, jak również poprzedniego stanu układu. Układy sekwencyjne oparte są na przerzutnikach i zdolne są do zapamiętania wartości poprzedniego stanu układu. Przykładowymi układami sekwencyjnymi są omawiane w ćwiczeniu liczniki. Liczniki są to układy cyfrowe, zdolne do zliczania wystąpień sygnału zegarowego. Liczniki złożone są najczęściej z kilku przerzutników. Działanie licznika cyfrowego opiera się najczęściej na układzie dzielnika częstotliwości. Przerzutnik typu JK podaje na wyjście Q sygnał o częstotliwości będącej połową częstotliwości zegara. Następny przerzutnik również dzieli częstotliwość na połowę itd. Bramki AND w układzie powodują, że przełączenie przerzutnika starszego bitu następuje tylko wtedy, gdy wszystkie młodsze bity będą ustawione na 1. Liczniki często też posiadają wejście RESET kasujące aktualny stan licznika, wejście SET które ustawia odpowiednią wartość na wyjściu Q, oraz wejście Up/Down pozwalające przestawić stan pracy licznika, aby liczył w górę lub w dół. Układy asynchroniczne to takie, w których zmiana sygnałów wejściowych powoduje natychmiastową zmianę wyjść Y. Takie układy pracują z dużą szybkością, jednak podatne są na zjawisko hazardu i wyścigu, związane z niezerowym czasem przełączania sygnałów. Układy synchroniczne to takie, których zmiana sygnału wyjściowego następuje wyłącznie w określonych chwilach, które wyznacza sygnał zegara. Dla takich układów charakterystyczne jest to, że nawet, gdy stan wejść w pewnym odcinku czasu jest stały, to stan wewnętrzny układu, w kolejnych taktach zegara, może ulec zmianie. Jeżeli układ reaguje na określony stan logiczny zegara, to mówi się, że układ jest statyczny (wyzwalany poziomem). Jeśli zaś układ reaguje na zmianę sygnału zegarowego jest dynamiczny (wyzwalany zboczem). Układ dynamiczny może być wyzwalany zboczem opadającym, narastającym albo impulsem 3

4 Opis badanych układów UCY 7490 Jest to układ scalony pełniący funkcję asynchronicznego licznika dekadowego. Składa się z czterech przerzutników master-slave oraz bramek logicznych NAND. Układ sterowany jest dwoma liniami zegara CKA i CKB oraz liniami SET/RESET. Jego konstrukcja umożliwia cykliczne zliczanie wystąpień sygnału zegarowego. Na wyjściach QD QA otrzymywana jest liczba binarna z przedziału 0;9. Poprzez spięcie odpowiednich linii, układ umożliwia zliczanie np. co 2 lub co 5. Układ realizuje też podział częstotliwości wejściowej, podanej na zegar. Schemat podłączeniowy układu pokazuje (Rys.1). (Rys.1) Schemat układu A Sygnał zegara CKA. B Sygnał zegara CKB. R01, R02 Sterowanie RESET. Gdy R01 R02 = 1 to QD,QC,QB,QA = 0,0,0,0 R91, R92 Sterowanie SET. Gdy R91 R92 = 1 to QD,QC,QB,QA = 1,0,0,1 QD,QC,QB,QA Stany na wyjściu układu. VCC i GND Zasilanie układu. NC Wyjście nieużywane. UCY 7493 Jest to asynchroniczny licznik binarny. Zawiera cztery przerzutniki master slave. Trzy przerzutniki są połączone szeregowo, tworząc licznik mod8, a czwarty przerzutnik jest dwójką liczącą, która może być wykorzystana wspólnie z licznikiem mod8, celem stworzenia układu liczącego mod16. Zerowanie układu odbywa się przez podanie na wejścia R01 i R02 stanu wysokiego. Układ realizuje też podział częstotliwości wejściowej, podanej na zegar. Schemat podłączeniowy układu pokazuje (Rys.2). (Rys.2) Schemat układu A Sygnał zegara CKA. B Sygnał zegara CKB. R01, R02 Sterowanie RESET. Gdy R01 R02 = 1 to QD,QC,QB,QA = 0,0,0,0 QD,QC,QB,QA Stany na wyjściu układu. VCC i GND Zasilanie układu. 4

5 NC Wyjście nieużywane. UCY Całkowity, synchroniczny czterobitowy licznik dwójkowy z wejściem zerującym oraz przepełnieniem Ripple Carry Out. Poza standardowymi funkcjami zliczającymi, układ wyposażony jest w czterobitowe przeniesienie kaskadowe, uruchamiane linią LOAD. W przypadku, gdy na tej linii pojawi się zero, w momencie gdy licznik CLK zostaje wzbudzony do stanu wysokiego, bity A D zostają skopiowane na wyjścia QA QD. Schemat podłączeniowy układu pokazuje Rys.3. (Rys.3) Schemat układu UCY Synchroniczny czterobitowy licznik dwójkowy z wejściem zerującym oraz dwoma liniami zegara CLK1 i CLK2, dzięki którym możliwa jest praca układu w trybie mod16, jak również trybach pochodnych. Poza standardowymi funkcjami zliczającymi, układ wyposażony jest w czterobitowe przeniesienie kaskadowe, uruchamiane linią LOAD. W przypadku, gdy na tej linii pojawi się zero, w momencie gdy licznik CLK zostaje wzbudzony do stanu wysokiego, bity A D zostają skopiowane na wyjścia QA QD. Schemat podłączeniowy układu pokazuje Rys.4. (Rys.4) Schemat układu

6 3. Przebieg ćwiczenia: Ćwiczący ma do dyspozycji następujące układy scalone: 1. UCY UCY UCY UCY Ćwiczący ma wykonać następujące doświadczenie - eksperyment: I. Zbadać działanie liczników wykorzystując odpowiednie układy scalone: 1. PSpice: Zaprojektować schemat badanego układu, wykonać analizę stanów logicznych układu, zapisać otrzymane wyniki: schemat oraz graficzne przedstawienie przebiegów logicznych. 2. Wykonać analogiczne badanie układu na platformie laboratoryjnej. Wyniki: 1. Z PSpice zapisać zrzuty ekranu: (schemat układu, tablicę stanów (przebiegi)) dla układów UCY 7490 i UCY Schemat elektryczny zmontowanego układu, tabelka zaobserwowanych przebiegów rzeczywistych. 3. Cały przebieg ćwiczenia powinien być dobrze udokumentowany przez tabelki, zrzuty, opis słowny. 4. W sprawozdaniu powinien być zamieszczony spis urządzeń i przyrządów pomiarowych wykorzystanych w ćwiczeniu (nazwa, typ, numer, itp.) 5. Uwagi i wnioski zamieszczone w sprawozdaniu powinny być opracowane indywidualnie przez każdego wykonującego ćwiczenie. 6

7 Symulacja w programie Pspice Układ 7490a 4. Wykonanie pomiarów (Rys.5) Schemat podłączeniowy układu 7490a symulacja w PSpice Na wejścia układu podłączono generatory fali prostokątnej DigStim o częstotliwościach: R91 1Hz R92 2Hz R01 4Hz R02 8Hz CKB 16Hz CKA 32Hz Po symulacji: X_U1.R92 X_U1.R91 X_U1.R02 X_U1.R01 X_U1.CKB X_U1.CKA U1:QD U1:QC U1:QB U1:QA 0s 0.2s 0.4s 0.6s 0.8s 1.0s 1.2s 1.4s 1.6s 1.8s 2.0s (Rys.6) Przebieg stanów logicznych z programu PSpice Należy poprawnie zinterpretować działanie tego układu, dlatego konieczne jest zapoznanie się z jego specyfikacją dostępną w katalogach TTL firmy Texas Instruments lub pochodnych producentów. Time 7

8 Układ 7493a (Rys.7) Schemat podłączeniowy układu 7493a symulacja w PSpice Do wejść układu podłączono generatory fali prostokątnej DigStim o częstotliwościach: R01 8Hz R02 4Hz CKB 16Hz CKA 32Hz Symulacja komputerowa dała następujący wynik: X_U1.R02 X_U1.R01 X_U1.CKB X_U1.CKA X_U1.QD X_U1.QC X_U1.QB X_U1.QA 0s 0.2s 0.4s 0.6s 0.8s 1.0s 1.2s 1.4s 1.6s 1.8s 2.0s Time (Rys.8) Przebieg stanów logicznych z programu PSpice Aby zbadać pracę układu liczącego modulo 16 należy połączyć układ wg Rys.9 (Rys.9) Schemat podłączeniowy układu 7493a liczący modulo 16 8

9 Oraz przeprowadzić symulację i otrzymane wyniki zapisać w celu porównania z wynikami uzyskanymi na platformie laboratoryjnej. Układ (Rys.9) Schemat podłączeniowy układu Do wejść układu podłączono generatory fali prostokątnej DigStim o częstotliwościach: CLR 1Hz LOAD 2Hz A 32Hz B 16Hz C 8Hz D 4Hz CLK 64Hz Symulacja komputerowa dała następujący wynik: 1:CLRbar :LOADbar U1:D U1:C U1:B U1:A U1:CLK U1:RCO U1:QD U1:QC U1:QB U1:QA 0s 0.2s 0.4s 0.6s 0.8s 1.0s 1.2s 1.4s 1.6s 1.8s 2.0s Time Uwaga: Dla poprawienia czytelności uzyskanych wyników można jako generator sterujacy CLR użyć generatora DigClock. 9

10 Układ Przykładowe częstotliwości: CLR 1Hz LOAD 2Hz A 32Hz B 16Hz C 8Hz D 4Hz CLK1 64Hz CLK2 128Hz Symulacja komputerowa dała następujący wynik: 1:CLRbar :LOADbar U1:D U1:C U1:B U1:A U1:CLK2 U1:CLK1 U1:QD U1:QC U1:QB U1:QA 0s 0.2s 0.4s 0.6s 0.8s 1.0s 1.2s 1.4s 1.6s 1.8s 2.0s Time Uwaga: Analizując otrzymane przebiegi widać, że układ pracuje gdy CLR ma stan 1. Poprawienie czytelności wyników można uzyskać gdy jako generatora sterującego CLR użyjemy generatora typu - DigClock. 10

11 5. Badanie układu na platformie laboratoryjnej. W katalogu układu 7493 można przeczytać, że jest to licznik modulo16. Na platformie laboratoryjnej zbadamy układ montując zgodnie z poleceniem prowadzącego zajęcia i porównamy wyniki doświadczalne z wynikami symulacji komputerowej. 6. Zadanie dodatkowe 1. Jak połączyć ten układ by pracował w różnych trybach, np. zliczanie co dwa albo tryb modulo Rozbuduj układ obrazowania wykorzystując wyświetlacz 7 - segmentowy. 7. Literatura: [1] Instrukcje do ćwiczeń z PTC M. Siłuszyk, A. Wysokiński UP-H Siedlce 2010 [2]Wstęp do Laboratorium Podstaw Techniki Cyfrowej [3] Sprawozdania z wykonania ćwiczeń z LPTC Piotr Pietruczynik Siedlce 2015 [4] Katalogi: CEMI Texas Instruments 11