PRZEMYSŁAW SOŁTAN
|
|
- Paweł Lewicki
- 8 lat temu
- Przeglądów:
Transkrypt
1 PRZEMYSŁAW SOŁTAN
2 Historia projektu wersja vhdlunit 1.06 (dodanie dodatkowej procedury vhdlunicclock z możliwością ustalania rodzaju sygnału inicjującego zegar stymulus'a; dodanie funkcji negowania typu nstd_logic - nstd2neg) wersja vhdlunit 1.05 (bugg fix!) wersja vhdlunit 1.04 (dodanie pola info do metod asercji assertequal) wersja vhdlunit 1.02 (obsługa dodatkowych asercji dla typów std_logic_vector i nstd_logic_vector) wersja vhdlunit 1.0 beta (modyfikacja dokumentacji i inicjalizacja projektu witryny internetowej prezentującej projekt ) ukończenie ostatecznej wersji publikacji opisującej bibliotekę vhdlunit (materiał po akceptacji ukaże się na konferencji Reprogramowalnych Układów Cyfrowych - RUC'2004 w Szczecinie) wersja vhdlunit_08_alpha wersja vhdlunit_07_alpha (dodanie procedury obsługi uniwersalnych zegarów taktujących vhdlunitclock wykorzystywanych w testbencha'ch) wersja vhdlunit_06_alpha wersja vhdlunit_05_alpha podział biblioteki na moduły (vhdlunit.vhd i vhdlunit_ext_nstd_logic.vhd) wersja vhdlunit_04_alpha aktualizacja dokumentacji wersja vhdlunit_03_alpha obsługa logów (log4vhdl) wersja rozwojowa inicjalizacja modułu TCL do graficznej obsługi biblioteki wersja vhdlunit_02_alpha obsługa serii testów (dodanie vhdlunit.properties) wersja vhdlunit_01_alpha inicjacja projektu realizacji testów jednostkowych w języku VHDL potrzeba stworzenia automatyzowanego środowiska do prac projektowych prowadzonych w ramach grantu Wykryte błędy do poprawienia: spradzić poprawność konwersji nstd2std() dla nstd_logic_vector np. nstd2std(cout & sout)
3 Wstęp Testy jednostkowe jako zestaw zautomatyzowanych testów działają na wyższym poziomie, niż kompilator, który sprawdza składnię programu. Zadaniem testów jest kontrola prawidłowego działania (semantykę) programu. Raporty Testy jednostkowe Testowany System Zastosowanie sprzężenia zwrotnego, które pokazuje jakość wykonanej pracy za pomocą zautomatyzowanych testów jednostkowych. Projekt VhdlUnit jest wzorowany na pakiecie JUnit wspomagającego wykonywanie testów jednostkowych programów tworzonych przy użyciu języka Java. Projekt VhdlUnit jest zestawem funkcji testowych napisanych przy użyciu vhdl z przeznaczeniem do automatycznego wywoływania serii testbenchy i raportowania poprawności wykonywanych wyników. Generowane raporty są dostępne w postaci dokumentu html. Specyfikacja projektu opisywana zostaje w postaci testów jednostkowych. Testy jednostkowe Junit (Erich Gamma, Kent Beck) Stosowanie standardowej asercji w vhdl'u. assert a = b report 'Błąd...: a jest równe b' severity ERROR; NOTE - can be used to pass information messages from simulation WARNING - can be used in unusual situation in which the simulation can be continued, but the results may be unpredictable ERROR - can be used when assertion violation makes continuation of the simulation not feasible FAILURE - can be used when the assertion violation is a fatal error and the simulation must be stopped at once Wady: przerwanie przy napotkaniu pierwszego błędu (???) obecność kodu wewnątrz projektu brak nechanizmów uruchamiania (???) brak możliwości raportowania przebiegu testu Stosowanie testów jednostkowych vhdlunit Zalety: wiele mechanizmów uruchamiania testów (???) oddzielenie testów od kodu (zewnętrzna biblioteka) niezależność od środowiska projektowego (całość testów opisana przy użyciu vhdl'a) przypadki testowe (???) budowanie raportów process (najmniejszą jednostką testową)
4 Uruchamianie Proces wykonania testu przebiega w trzech fazach. Faza I wykonanie metody initialize Faza II wywołanie testbenach y poszczególnych architektur projektowanego układu lub grupy układów Faza III wykonanie metody finalize Podczas inicjalizacji następuje przygotowanie ustawień początkowych i zostaje utworzony plik vhdlunit.htm raportujący przebieg testu. Zastosowanie testów nadaje się do testowania pojedynczego układu (entity) dla jednej lub wielu architektur, jak również dla grupy niezaleznych układów. To projektant decyduje jaki test (testy) realizować. Faza III kończy realizację testów i przygotowuje ostateczne zestawienie zapisywane w raportowanym pliku html. open new initialize VhdlUnit_tb (unit_initialize) update test 1 Raport (Html/XML) update update test 2 test N Testowane komponenty close finalize vhdlunit.do VhdlUnit_tb (unit_finalize) Zastosowanie Fazy I i III wynika z bezstanowości języka vhdl, tzn. Braku możliwości przekazywania parametrów pomiędzy poszczególnymi testami. Komunikację taką zrealizowano jednak przy pomocy pliku konfiguracyjnego vhdlunit.properties uaktualnianego po zakończeniu każdego testu.
5 Komponent inicjalizacji i zakonczenia testu ---- library IEEE; use IEEE.STD_LOGIC_1164.all; use work.vhdlunit_cfg.all; use work.vhdlunit.all; entity vhdlunit_tb is end vhdlunit_tb; ---- architecture unit_initialize of vhdlunit_tb is InitializeTestCase : process initialize; wait for 2ns; end unit_initialize; ---- architecture unit_finalize of vhdlunit_tb is FinalizeTestCase : process finalize; wait for 2ns; end unit_finalize; ---- configuration INITIALIZE_VHDL_UNIT of vhdlunit_tb is for unit_initialize end for; end INITIALIZE_VHDL_UNIT; configuration FINALIZE_VHDL_UNIT of vhdlunit_tb is for unit_finalize end for; end FINALIZE_VHDL_UNIT; ---- Raportowanie Raportowanie przy użyciu html (xml w przygotowaniu). Raportowanie testów w xml jako dane daje możliwość ich obróbki przez zewnetrzne bibliot eki (przekształcenia XSL np. Wizualizacja graficzna przy użyciu SVG grafiki wektorowej, zdalene wywoływanie testów i ich automat).yczne publikowane w sieci internet praca grupowa). Nadawanie wersji generowanych raportów (dokumentowanie postępu prac) Porównywanie różnic w poszczególnych raportach (w planach)
6 GUI Przykładowy ekran z Junit (testów jednostkowych w javie) oraz vhdlunit (w przygotowaniu GUI w TCL). Prosty przykład Przykład bramki logicznej i kilku testów Metodologia projektowania - zaprojektowanie bloku entity - zaprojektowanie testbenchy - zaprojektowanie testów jednostkowych - iteracyjne projektowanie architektury (poprawianie) i wykonywanie testów jednostkowych Wcześniejsze opracowanie testów Definicja wymagań: Testy funkcjonalności (vhdlunit) Extreme Programming w VHDL? Metodologia Extreme Programming polega przede wszystkim na tym, aby projektowanie rozpocząć od zdefiniowania testów. Testy gwarantują zachowanie określonej funkcjonalności w procesie tworzenia projektu. Automatyzacja testów wymusza zachowanie powtarzalności zachowania środowiska projektu. Testowalność określenie warunków akceptacji systemu. Proces weryfikacji trwa przez czały okrec projektowania. Głównym celem jest identyfikacja defektów projektowanego systemu oraz ocena, czy system spełnia oczekiwania odbiorcy. Celem testowania jest wykrycie obecności błędów, a nie ich braku (trudności w dowodzeniu poprawności wiarygodności duża złożoność). Testowanie ma na celu stwierdzenie istnienia błędów. Testowanie modułów (unit testing) testowanie poszczególnych komponentów systemu w izolacji od pozostałych.
7 Testowanie integracyjne (integration testing) testowanie interfejsów współpracujących ze sobą modułów lub podsystemów Testowanie systemowe szczegółowe testowanie funkcjonowania całego systemu. Testowanie akceptacyjne wykonywane w celu stwierdzenia, czy system spełnia swoje wynagania. (zwykle podzbiór testów systemowych). Testowanie regresywne identyfikacja błędów wprowadzonych do już isniejącej i testowanej funkcjonalności (np. Podczas nanoszenia poprawek). Plan testów: Odwzorowanie testów systemowych na wymagania (weryfikacja pokrycia testów). Wyszczególnienie co będzie podlegać testowaniu. Procedury przechowywania testów (przechowywanie wyników testów) Wymagania sprzętowe Testowanie kolejnych poprawek: uruchamiamy i patrzymy na wynik (wielokrotne wywoływanie tych samych faz) zaprojektowanie TestBench'y procedury dostarczające danych wejściowych i sprawdzające wynik wykorzystanie test framework raporty z wyników testu, lepsza kontrola procesu testowania. Komponent TestBench TestUnit+metoda assercji (weryfikacja wyniku) Osadzanie testów Wykorzystanie plików (np. VhdlUnit.do) do lokalizacji testów wywołanie określonych testów Tryb tekstowy i GUI Dlaczego? Tworzenie testów wraz z kodem ma swoje zalety: (testy automatycznie wykrywają błędy wprowadzane przy poprawkach lub dodawaniu funkcjonalności testy stanowią formę dokumentacji kodu wiadomo jak ma się zachowywać kod naprzemienne kodowanie i tworzenie testów wprowadza inkrementny tryb pracy (eliminacja przykrych niespodzianek) XP zaleca nawet pisanie unit testów przed odpowiednim fragmentem kodu. Dobry test Test, który pokazuje, że program w danej sytuacji nie funkcjonuje prawidłowo. Aby wykazać, że dany program nie posiada błędów, trzeba przeprowadzić wszystkie możliwe testy (w praktyce jest to niemożliwe). Testowanie typowych przypadków, niż sprawdzanie przypadków skrajnych (???) Przy testowaniu ważniejsza jest funkcjonalność całego projektu, niż poszczególnych komponenów. Testy jednostkowe - Projekt VhdlUnit
8 Instalacja biblioteki vhdlunit umieścić archiwum biblioteki w katalogu źródeł do TestBenach a dołączyć bibliotekę vhdlunit: library ieee,nstd_logic_2000; use ieee.std_logic_1164.all; use nstd_logic_2000.nstd_logic_2000.all; use work.vhdlunit.all; entity gedeon_and2_tb is end gedeon_and2_tb;... do TestBencha a dodać proces testu jednostkowego TEST CASE TestCase : process constant test_time: time := 50ns; setup("gedeon_and2"); -- inicjalizacja testu wait for asserttime(50ns); assertequals("o",o,'0'); wait for asserttime(100ns); assertequals("o",o,'0'); wait for asserttime(150ns); assertequals("o",o,'0'); wait for asserttime(200ns); assertequals("o",o,'1'); teardown; -- koniec testu
9 ... do makra vhdlunit.do dodać dane symulacji przykładowego układu clear SetActiveLib -work # Test INITIALIZE_VHDL_UNIT comp -include "$DSN\src\vhdlUnit.vhd" asim INITIALIZE_VHDL_UNIT run 1ns endsim # TESTBENCH_FOR_gedeon_and2 comp -include "$DSN\src\gedeon\gedeon_and2.vhd" comp -include "$DSN\src\TestBench\gedeon_and2_TB.vhd" asim TESTBENCH_FOR_gedeon_and2 run 200 ns endsim # Test FINALIZE_VHDL_UNIT asim FINALIZE_VHDL_UNIT run 1ns endsim Makro startowe Do uruchomienia testów jednostkowych wykorzystano język makr udostępniony przez środowisko ActiveHdl. W przypadku symulatorów innych firm należy wykorzystać ich specyficzne właściwości. Sam test polega na wykonaniu wszystkich symulacji testowych z dodatkową symulacją począkową (INITIALIZE_VHDL_UNIT) i końcową (FINALIZE_VHDL_UNIT). Symulacja początkowa służy do inicjalizacji całego testu, a końcowa do jego zamknięcia. Obie symulacje wywołują odpowiednie funkcje biblioteki vhdlunit opisane przy uzyciu języka vhdl. Stosowanie dodatkowych symulacji wynika z bezstanowości języka vhdl pomiędzy dwoma różnymi symulacjami (brak możliwości przekazywania wartości zmiennych pomiędzy dwoma symulacjami). Makro startowe vhdlunit.do wywołania symulacji testowej. clear SetActiveLib -work # Test INITIALIZE_VHDL_UNIT comp -include "$DSN\src\vhdlUnit.vhd" asim INITIALIZE_VHDL_UNIT run 1ns endsim # Test TESTBENCH_FOR_gedeon_and4 comp -include "$DSN\src\gedeon\gedeon_and4.vhd" comp -include "$DSN\src\TestBench\gedeon_and4_TB.vhd" asim TESTBENCH_FOR_gedeon_and4 run 800 ns endsim # Test TESTBENCH_FOR_gedeon_and8 comp -include "$DSN\src\gedeon\gedeon_and8.vhd"
10 comp -include "$DSN\src\TestBench\gedeon_and8_TB.vhd" asim TESTBENCH_FOR_gedeon_and8 run ns endsim # Test... #... # Test FINALIZE_VHDL_UNIT asim FINALIZE_VHDL_UNIT run 1ns endsim Po zainicjowaniu danej symulacji (asim TESTBENCH_FOR_gedeon_and4) symulacja zostaje wykonana przez określony okres czasu (run 800ns), a następnie wykonane zostaje polecenie zakończenia symulacji (endsim) w celu umożliwienia inicjalizacji następnych symulacji. Komponenty inicjalizacji i finalizacji testu Proces inicjalizacji i finalizacji testu jest wykonywany za pomocą bloku testowego vhdlunit_tb zdefiniowanego wewnątrz pliku vhdlunit.vhd. Blok ten zawiera dwie architektury umożliwiające wykonanie funkcji initialize lub finalize w zależności od ustawień konfiguracji. library IEEE; use IEEE.STD_LOGIC_1164.all; use work.vhdlunit.all; entity vhdlunit_tb is end vhdlunit_tb; ---- architecture unit_initialize of vhdlunit_tb is InitializeTestCase : process initialize; wait for 2ns; end unit_initialize; ---- architecture unit_finalize of vhdlunit_tb is FinalizeTestCase : process finalize; wait for 2ns; end unit_finalize; ---- configuration INITIALIZE_VHDL_UNIT of vhdlunit_tb is for unit_initialize end for; end INITIALIZE_VHDL_UNIT; configuration FINALIZE_VHDL_UNIT of vhdlunit_tb is for unit_finalize end for; end FINALIZE_VHDL_UNIT; ---- Opis funkcji i procedur pakietu vhdlunit
11 procedure setup(name : in string); procedure teardown; procedure fail(name : in string); function assertwait(t:in time)return time; function asserttime(t:in time)return time; procedure assertequals(name : in String; arg1,arg2 : in nstd_logic); procedure assertzero(arg: in nstd_logic); procedure asserttrue(arg: in nstd_logic); procedure assertfalse(arg: in nstd_logic); procedure assertinfo(message: in string); function nstd2std(arg : in nstd_logic) return std_logic; function std2nstd(arg : in std_logic) return nstd_logic; Funkcje w przygotowaniu: procedure assertsame(name : in String; arg1,arg2 : in nstd_logic); procedure assertnotsame(name : in String; arg1,arg2 : in nstd_logic); AssertionFailedError Realizacja przykładowych procesów testowych Zdefiniowane przykładowe procesy testowy pobierają stany sygnałów testbench a wykonującego test funkcjonalny przykładowego układu. W tym przypadku mamy dostęp do czterech sygnałów pobudzających (in_1, in_2, in_3, in_4) oraz jednego sygnału odpowiedzi (out_1). Układ testowy realizuje funkcję czterowejściowej bramki AND. Proces testowy oparty o opis wzorca w postaci bezpośrednich porównań Proces dla określonych przedziałów czasu pobiera wartość sygnału z wyjścia out_1 i porównuje z odpowiednią stałą wartością. -- TEST CASE TestCase : process setup("gedeon_and4"); -- inicjalizacja testu wait for asserttime(50ns); assertequals("out_1",out_1,'0'); wait for asserttime(100ns); assertequals("out_1",out_1,'0'); wait for asserttime(150ns); assertequals("out_1",out_1,'0'); wait for asserttime(200ns); assertequals("out_1",out_1,'0'); wait for asserttime(250ns); assertequals("out_1",out_1,'0'); wait for asserttime(300ns); assertequals("out_1",out_1,'0'); wait for asserttime(350ns); assertequals("out_1",out_1,'0'); wait for asserttime(400ns); assertequals("out_1",out_1,'0'); wait for asserttime(450ns); assertequals("out_1",out_1,'0'); wait for asserttime(500ns); assertequals("out_1",out_1,'0'); wait for asserttime(550ns); assertequals("out_1",out_1,'0'); wait for asserttime(600ns); assertequals("out_1",out_1,'0'); wait for asserttime(650ns); assertequals("out_1",out_1,'0'); wait for asserttime(700ns); assertequals("out_1",out_1,'0'); wait for asserttime(750ns); assertequals("out_1",out_1,'0'); wait for asserttime(800ns); assertequals("out_1",out_1,'1'); teardown; -- koniec testu Proces testowy oparty o opis wzorca w postaci wektora danych
12 Proces dla określonych przedziałów czasu pobiera wartość sygnału z wyjścia out_1 i porównuje z odpowiednią wartością z tablicy wektorów. -- TEST CASE TestCase : process constant test_vector: nstd_logic_vector(1 to 16) := " "; constant test_time: time := 50ns; setup("gedeon_and4"); -- inicjalizacja testu for i in 1 to test_vector'length loop wait for asserttime(i*test_time); assertequals("out_1",out_1,test_vector(i)); end loop; teardown; -- koniec testu Proces testowy oparty o opis wzorca w postaci funkcji Proces dla określonych przedziałów czasu pobiera wartość sygnału z wyjścia out_1 i porównuje z odpowiednią wartością zmiennej test_out określoną na podstawie funkcji funkcjonalnego opisu wzorca (bramki AND) z pobieraniem aktualnych wartości sygnałów z testbencha (sygnały in_1, in_2, in_3 i in_4). -- TEST CASE TestCase : process constant test_time: time := 50ns; constant test_count: integer:= 16; variable test_out : std_logic; setup("gedeon_and4"); -- inicjalizacja testu for i in 1 to test_count loop wait for asserttime(i*test_time); test_out := nstd2std(in_1) and nstd2std(in_2) and nstd2std(in_3) and nstd2std(in_4); -- opis wzorca assertequals("out_1",out_1,std2nstd(test_out)); end loop; teardown; -- koniec testu
13 Opis testu dla 16 bitowego multipleksera (technologia prądowa) -- TEST CASE TestCase : process constant test_time: time := 50ns; constant test_count: integer:= 16; variable test_out : std_logic; variable s : std_logic_vector(3 downto 0); setup("multiplekser mux16_1e - wersja pradowa"); -- inicjalizacja testu for i in 1 to test_count loop wait for asserttime(i*test_time); s(0):= nstd2std(s0); s(1):= nstd2std(s1); s(2):= nstd2std(s2); s(3):= nstd2std(s3); if e='1' then case s is when "0000" => test_out := nstd2std(d0); when "0001" => test_out := nstd2std(d1); when "0010" => test_out := nstd2std(d2); when "0011" => test_out := nstd2std(d3); when "0100" => test_out := nstd2std(d4); when "0101" => test_out := nstd2std(d5); when "0110" => test_out := nstd2std(d6); when "0111" => test_out := nstd2std(d7); when "1000" => test_out := nstd2std(d8); when "1001" => test_out := nstd2std(d9); when "1010" => test_out := nstd2std(d10); when "1011" => test_out := nstd2std(d11); when "1100" => test_out := nstd2std(d12); when "1101" => test_out := nstd2std(d13); when "1110" => test_out := nstd2std(d14); when "1111" => test_out := nstd2std(d15); when others => null; end case; else test_out:='0'; end if; assertequals("o",o,std2nstd(test_out)); end loop; teardown; -- koniec testu Moduły rozszerzające Biblioteka vhdlunit została zastosowana przy testowaniu prądowego układu FPGA. W tym celu zaprojektowano moduł rozszerzający funkcjonowanie biblioteki o nowy typ danych nstd_logic. Zewnętrzna biblioteka nstd_logic_2000 zaprojektowana przez autorów publikacji umozliwia realizację modeli układów cyfrowych pracujacych w logice wielowartościowej[tu odniesienie do literatury]. Weryfikacja opracowanych układów Weryfikacja opracowanych układów (Opracowanie modelów VHDL, Realizacja w układzie scalonym, wyniki testów, opracowanie własnych i dostosowanie istniejących programów do sprawdzenia poprawności schematu i działania układu)
14 Zastosowanie: Model prądowego układu FPGA realizowanego w ramach grantu (tu podać numerek). Zalety: modyfikacja elementów projektu i wykonanie grupowych testów funkcjonalności wcześniej sprawdzanych konfiguracji układu. (łatwość eksperymentowania z nowymi pomysłami z uwzdlędnieniem weryfikacji wcześniej wykonanej pracy). Wnioski Możliwości dalszego rozwoju biblioteki: Dodanie nowych funkcji i procedur assercji dla różnych typów danych (std_logic, ustd_logic, nstd_logic, integer, string, real, std_logic_vector itd...) Realizacja procesów testowych w oparciu o wzorce danych zawartych w zewnętrznych plikach (plik tekstowy oraz waveform) Rozbudowa części raportowania o generację dokumentów XML Bibliografia
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoKONCEPCJA REALIZACJI TESTÓW JEDNOSTKOWYCH W JĘZYKU VHDL
KONCEPCJA REALIZACJI TESTÓW JEDNOSTKOWYCH W JĘZYKU VHDL Przemysław Sołtan Politechnika Koszalińska, Wydział Elektroniki, ul. Śniadeckich 2, 75-543 Koszalin e-mail: kerk@ie.tu.koszalin.pl Streszczenie W
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoModelowanie złożonych układów cyfrowych (1)
Modelowanie złożonych układów cyfrowych () funkcje i procedury przykłady (przerzutniki, rejestry) style programowania kombinacyjne bloki funkcjonalne bufory trójstanowe multipleksery kodery priorytetowe
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoJęzyki opisu sprzętu VHDL Mariusz Rawski
CAD Języki opisu sprzętu VHDL rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów
Bardziej szczegółowoKierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe. Zaawansowany VHDL. Rajda & Kasperek 2014 Katedra Elektroniki AGH 2
Kierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe Zaawansowany VHDL Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Opis strukturalny map, generate Pojęcia leksykalne
Bardziej szczegółowoWeryfikacja i walidacja. Metody testowania systemów informatycznych
Weryfikacja i walidacja Metody testowania systemów informatycznych Zagadnienia Weryfikacja a walidacja Etapy procesu testowania Rola planowania w procesie testowania systemów Przegląd różnych strategii
Bardziej szczegółowoKierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe. Zaawansowany VHDL. Rajda & Kasperek 2015 Katedra Elektroniki AGH 1
Kierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe Zaawansowany VHDL Rajda & Kasperek 2015 Katedra Elektroniki AGH 1 Program wykładu Opis strukturalny map, generate Pojęcia leksykalne
Bardziej szczegółowoElementy języka VHDL. obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne. PUE-w3 1
Elementy języka VHDL obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne PUE-w3 1 Obiekty (sygnały, zmienne, stałe, pliki) Obiekty służą do zapisu i pamiętania
Bardziej szczegółowoTestowanie oprogramowania. Piotr Ciskowski
Testowanie oprogramowania Piotr Ciskowski TESTOWANIE testowanie o proces eksperymentalnego badania programu lub jego komponentu o próbne wykonanie w znanych warunkach o rejestrowanie wyników o ocena właściwości
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoMentorGraphics ModelSim
MentorGraphics ModelSim 1. Konfiguracja programu Wszelkie zmiany parametrów systemu symulacji dokonywane są w menu Tools -> Edit Preferences... Wyniki ustawień należy zapisać w skrypcie startowym systemu
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoLaboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoPojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości
Stałe - constant Pojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości późniejszych zmian Deklarowane w ciele architektury Widoczne dla całej architektury architecture
Bardziej szczegółowoSzkoła programisty PLC : sterowniki przemysłowe / Gilewski Tomasz. Gliwice, cop Spis treści
Szkoła programisty PLC : sterowniki przemysłowe / Gilewski Tomasz. Gliwice, cop. 2017 Spis treści O autorze 9 Wprowadzenie 11 Rozdział 1. Sterownik przemysłowy 15 Sterownik S7-1200 15 Budowa zewnętrzna
Bardziej szczegółowoWeryfikacja logiczna projektów VHDL realizowanych w reprogramowalnych układach FPGA pracujących w trybie prądowym
Przemysław Sołtan Wydział Elektroniki Politechnika Koszalińska ul. Śniadeckich 2, 75-453 Koszalin e-mail: kerk@ie.tu.koszalin.pl Weryfikacja logiczna projektów VHDL realizowanych w reprogramowalnych układach
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoTestowanie aplikacji mobilnych na platformie Android - architektura, wzorce, praktyki i narzędzia
Program szkolenia: Testowanie aplikacji mobilnych na platformie Android - architektura, wzorce, Informacje: Nazwa: Kod: Kategoria: Grupa docelowa: Czas trwania: Forma: Testowanie aplikacji mobilnych na
Bardziej szczegółowoAutomatyzacja testowania oprogramowania. Automatyzacja testowania oprogramowania 1/36
Automatyzacja testowania oprogramowania Automatyzacja testowania oprogramowania 1/36 Automatyzacja testowania oprogramowania 2/36 Potrzeba szybkich rozwiązań Testowanie oprogramowania powinno być: efektywne
Bardziej szczegółowoCałościowe podejście do testowania automatycznego dla programistów. (TDD, BDD, Spec. by Example, wzorce, narzędzia)
Program szkolenia: Całościowe podejście do testowania automatycznego dla programistów Ruby (TDD, BDD, Spec. by Example, wzorce, narzędzia) Informacje: Nazwa: Kod: Kategoria: Grupa docelowa: Czas trwania:
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoUkłady reprogramowalne i SoC Testbenches. Symulacja sterowana zdarzeniami.
Testbenches. Symulacja sterowana zdarzeniami. Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń -
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoProjektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Bardziej szczegółowoREFERAT PRACY DYPLOMOWEJ
REFERAT PRACY DYPLOMOWEJ Temat pracy: Projekt i implementacja środowiska do automatyzacji przeprowadzania testów aplikacji internetowych w oparciu o metodykę Behavior Driven Development. Autor: Stepowany
Bardziej szczegółowoProgramowanie poprzez testy z wykorzystaniem JUnit
Programowanie poprzez testy z wykorzystaniem JUnit Programowanie ekstremalne (XP) XP zaproponowano w 1999 (K. Beck: Extreme Programming Explained ) XP dedykowane jest do projektów: O małym lub średnim
Bardziej szczegółowoProgramowanie w Ruby
Programowanie w Ruby Wykład 13 Marcin Młotkowski 16 stycznia 2013 Plan wykładu Testowanie aplikacji w Ruby on Rails Testowanie modeli Testy funkcjonalne: testowanie kontrolerów Testy integracyjne Testowanie
Bardziej szczegółowoSecurity Master Class Secure Configuration Life Cycle. Marcin Piebiak Senior Solutions Architect Linux Polska Sp. z o.o.
Security Master Class Secure Configuration Life Cycle Marcin Piebiak Senior Solutions Architect Linux Polska Sp. z o.o. 1 Secure Configuration Life Cycle Wykorzystanie narzędzi do automatyzacji w procesie
Bardziej szczegółowoEtapy życia oprogramowania
Modele cyklu życia projektu informatycznego Organizacja i Zarządzanie Projektem Informatycznym Jarosław Francik marzec 23 w prezentacji wykorzystano również materiały przygotowane przez Michała Kolano
Bardziej szczegółowoPrzykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3.
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3. Jak umieszcza się komentarze w pliku symulacyjnym PSPICE? 4.
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoTestowanie oprogramowania. Testowanie oprogramowania 1/34
Testowanie oprogramowania Testowanie oprogramowania 1/34 Testowanie oprogramowania 2/34 Cele testowania testowanie polega na uruchamianiu oprogramowania w celu wykrycia błędów, dobry test to taki, który
Bardziej szczegółowoCałościowe podejście do testowania automatycznego dla programistów. /C#/PHP (TDD, BDD, Spec. by Example, wzorce, narzędzia)
Program szkolenia: Całościowe podejście do testowania automatycznego dla programistów Java /C#/PHP (TDD, BDD, Spec. by Example, wzorce, narzędzia) Informacje: Nazwa: Kod: Kategoria: Grupa docelowa: Czas
Bardziej szczegółowoTechnika Cyfrowa. Wprowadzenie do laboratorium komputerowego część II
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IET Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego część II Wstęp W ramach zajęć przedstawione zostaną
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoTestowanie aplikacji. Kurs języka Ruby
Testowanie aplikacji Kurs języka Ruby Rodzaje testów Testy jednostkowe Testy funkcjonalne Testy integracyjne Testy jednostkowe (unit tests) Testy sprawdzające pojedyncze funkcjonalności (metodę, funkcję
Bardziej szczegółowoEtapy życia oprogramowania. Modele cyklu życia projektu. Etapy życia oprogramowania. Etapy życia oprogramowania
Etapy życia oprogramowania Modele cyklu życia projektu informatycznego Organizacja i Zarządzanie Projektem Informatycznym Jarosław Francik marzec 23 Określenie wymagań Testowanie Pielęgnacja Faza strategiczna
Bardziej szczegółowoTestowanie. Ryszard Beczek & Piotr Miłkowski 1 04/11/07
Testowanie Ryszard Beczek & Piotr Miłkowski 1 O czym to będzie? Trzy słowa o testowaniu TDD JUnit TestNG JMeter Yawet Squish/Java 2 Jak testujemy? Zwykle aplikacje testujemy ręcznie Testy przeprowadzamy
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoJęzyk programowania PASCAL
Język programowania PASCAL (wersja podstawowa - standard) Literatura: dowolny podręcznik do języka PASCAL (na laboratoriach Borland) Iglewski, Madey, Matwin PASCAL STANDARD, PASCAL 360 Marciniak TURBO
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoKonwerter Plan testów. Jakub Rauch Tomasz Gołębiowski Adam Busch Bartosz Franaszek 1 czerwca 2008
Konwerter Plan testów Jakub Rauch Tomasz Gołębiowski Adam Busch Bartosz Franaszek 1 czerwca 2008 1 Spis treści 1 Wprowadzenie 3 1.1 Cel........................................ 3 1.2 Zamierzeni odbiorcy
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 8 Implementacja prostego
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowoRealizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL
Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Arkadiusz Bukowiec 1 Radosław Gąsiorek 2 Agnieszka Węgrzyn 3 Prezentowany referat przedstawia ogólną koncepcję
Bardziej szczegółowoWprowadzenie do metodologii modelowania systemów informacyjnych. Strategia (1) Strategia (2) Etapy Ŝycia systemu informacyjnego
Etapy Ŝycia systemu informacyjnego Wprowadzenie do metodologii modelowania systemów informacyjnych 1. Strategia 2. Analiza 3. Projektowanie 4. Implementowanie, testowanie i dokumentowanie 5. WdroŜenie
Bardziej szczegółowoWykład 8. Testowanie w JEE 5.0 (1) Autor: Zofia Kruczkiewicz. Zofia Kruczkiewicz
Wykład 8 Testowanie w JEE 5.0 (1) Autor: 1. Rola testowania w tworzeniu oprogramowania Kluczową rolę w powstawaniu oprogramowania stanowi proces usuwania błędów w kolejnych fazach rozwoju oprogramowania
Bardziej szczegółowoZarządzanie testowaniem wspierane narzędziem HP Quality Center
Zarządzanie testowaniem wspierane narzędziem HP Quality Center studium przypadku Mirek Piotr Szydłowski Ślęzak Warszawa, 17.05.2011 2008.09.25 WWW.CORRSE.COM Firma CORRSE Nasze zainteresowania zawodowe
Bardziej szczegółowoCo to jest jest oprogramowanie? 8. Co to jest inżynieria oprogramowania? 9. Jaka jest różnica pomiędzy inżynierią oprogramowania a informatyką?
ROZDZIAŁ1 Podstawy inżynierii oprogramowania: - Cele 2 - Zawartość 3 - Inżynieria oprogramowania 4 - Koszty oprogramowania 5 - FAQ o inżynierii oprogramowania: Co to jest jest oprogramowanie? 8 Co to jest
Bardziej szczegółowoMETODY PROGRAMOWANIA
METODY PROGRAMOWANIA Testy jednostkowe 8 grudnia 2017 Krzysztof Pawłowski kpawlowski@pjwstk.edu.pl PO CO NAM TESTY? weryfikacja poprawności sprawdzanie regresji specyfikacja dokumentacja wymuszanie dobrego
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoTestowanie oprogramowania
Testowanie oprogramowania 1/17 Testowanie oprogramowania Wykład 01 dr inż. Grzegorz Michalski 13 października 2015 Testowanie oprogramowania 2/17 Dane kontaktowe: Kontakt dr inż. Grzegorz Michalski pokój
Bardziej szczegółowoAnaliza i projektowanie aplikacji Java
Analiza i projektowanie aplikacji Java Modele analityczne a projektowe Modele analityczne (konceptualne) pokazują dziedzinę problemu. Modele projektowe (fizyczne) pokazują system informatyczny. Utrzymanie
Bardziej szczegółowoSzablon Planu Testów Akceptacyjnych
Szablon Planu Testów Akceptacyjnych strona 1 z 10 SPIS TREŚCI: 1 WPROWADZENIE 3 2 STRATEGIA TESTÓW AKCEPTACYJNYCH 4 2.1 Założenia do przeprowadzenia testów akceptacyjnych 4 2.1.1 Warunki przeprowadzenia
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoMaciej Oleksy Zenon Matuszyk
Maciej Oleksy Zenon Matuszyk Jest to proces związany z wytwarzaniem oprogramowania. Jest on jednym z procesów kontroli jakości oprogramowania. Weryfikacja oprogramowania - testowanie zgodności systemu
Bardziej szczegółowoAutomatyzacja testów aplikacji webowych w Selenium podstawy. Natalia Krawczyk
Automatyzacja testów aplikacji webowych w Selenium podstawy Natalia Krawczyk Automatyzacja testów UI...... czyli symulacja operacji wykonywanych przez użytkownika na interfejsie aplikacji webowej Kiedy
Bardziej szczegółowoTestowanie I. Celem zajęć jest zapoznanie studentów z podstawami testowania ze szczególnym uwzględnieniem testowania jednostkowego.
Testowanie I Cel zajęć Celem zajęć jest zapoznanie studentów z podstawami testowania ze szczególnym uwzględnieniem testowania jednostkowego. Testowanie oprogramowania Testowanie to proces słyżący do oceny
Bardziej szczegółowoUsprawnienie procesu zarządzania konfiguracją. Marcin Piebiak Solution Architect Linux Polska Sp. z o.o.
Usprawnienie procesu zarządzania konfiguracją Marcin Piebiak Solution Architect Linux Polska Sp. z o.o. 1 Typowy model w zarządzaniu IT akceptacja problem problem aktualny stan infrastruktury propozycja
Bardziej szczegółowoProcesowa specyfikacja systemów IT
Procesowa specyfikacja systemów IT BOC Group BOC Information Technologies Consulting Sp. z o.o. e-mail: boc@boc-pl.com Tel.: (+48 22) 628 00 15, 696 69 26 Fax: (+48 22) 621 66 88 BOC Management Office
Bardziej szczegółowoTom 6 Opis oprogramowania Część 8 Narzędzie do kontroli danych elementarnych, danych wynikowych oraz kontroli obmiaru do celów fakturowania
Część 8 Narzędzie do kontroli danych elementarnych, danych wynikowych oraz kontroli Diagnostyka stanu nawierzchni - DSN Generalna Dyrekcja Dróg Krajowych i Autostrad Warszawa, 21 maja 2012 Historia dokumentu
Bardziej szczegółowoPraca Magisterska "System zdalnego składania ofert kupna i sprzedaży za pośrednictwem Internetu" AUTOR PROMOTOR
System Oferta Praca Magisterska Niniejszy system powstał w ramach pracy magisterskiej "System zdalnego składania ofert kupna i sprzedaży za pośrednictwem Internetu". Politechnika Poznańska Wydział Informatyki
Bardziej szczegółowoProgramowanie zespołowe
Programowanie zespołowe Laboratorium 3 - podstawy testów jednostkowych mgr inż. Krzysztof Szwarc krzysztof@szwarc.net.pl Sosnowiec, 7 marca 2017 1 / 22 mgr inż. Krzysztof Szwarc Programowanie zespołowe
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoZałącznik nr 19 do Umowy nr... z dnia... Plan Testów Systemu. Projekt ZEFIR 2
Załącznik nr 19 do Umowy nr... z dnia... Plan Testów Systemu Projekt ZEFIR 2 1 Metryka dokumentu Nazwa projektu Właściciel projektu Izba Celna Wykonawca* Produkt Autorzy Plik_wersja
Bardziej szczegółowoInżynieria oprogramowania (Software Engineering)
Inżynieria oprogramowania (Software Engineering) Wykład 2 Proces produkcji oprogramowania Proces produkcji oprogramowania (Software Process) Podstawowe założenia: Dobre procesy prowadzą do dobrego oprogramowania
Bardziej szczegółowoINŻYNIERIA OPROGRAMOWANIA TESTOWANIE SYSTEMOWE
INŻYNIERIA OPROGRAMOWANIA TESTOWANIE SYSTEMOWE Ważne pojęcia (I) Warunek testowy (test condition) to element lub zdarzenie modułu lub systemu, który może być zweryfikowany przez jeden lub więcej przypadków
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoVHLD Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (VHDL)
VHLD Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (VHDL) Język VHDL jest jednym z nowszych języków opisu i projektowania układów cyfrowych. W lipcu 1983 roku firmy Intermetrics,
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoUwagi dotyczące notacji kodu! Moduły. Struktura modułu. Procedury. Opcje modułu (niektóre)
Uwagi dotyczące notacji kodu! Wyrazy drukiem prostym -- słowami języka VBA. Wyrazy drukiem pochyłym -- inne fragmenty kodu. Wyrazy w [nawiasach kwadratowych] opcjonalne fragmenty kodu (mogą być, ale nie
Bardziej szczegółowoIO - Plan testów. M.Jałmużna T.Jurkiewicz P.Kasprzyk M.Robak. 5 czerwca 2006
IO - Plan testów M.Jałmużna T.Jurkiewicz P.Kasprzyk M.Robak 5 czerwca 2006 1 SPIS TREŚCI 2 Spis treści 1 Historia zmian 3 2 Zakres testów 3 2.1 Integration testing - Testy spójnosci.............. 3 2.2
Bardziej szczegółowoInformatyzacja przedsiębiorstw WYKŁAD
Informatyzacja przedsiębiorstw WYKŁAD dr inż. Piotr Zabawa IBM/Rational Certified Consultant pzabawa@pk.edu.pl wersja 0.1.0 07.10.2010 Wykład 5 Techniki pracy w środowisku Jboss Drools Wstęp Podobnie jak
Bardziej szczegółowoBloki anonimowe w PL/SQL
Język PL/SQL PL/SQL to specjalny język proceduralny stosowany w bazach danych Oracle. Język ten stanowi rozszerzenie SQL o szereg instrukcji, znanych w proceduralnych językach programowania. Umożliwia
Bardziej szczegółowoProjektowanie w VHDL
Projektowanie w VHDL powtórka wiadomości o języku VHDL słowa zastrzeżone typy danych, deklaracje obiektów instrukcje współbieżne i sekwencyjne pętle for, while typowe bloki układów cyfrowych przykłady
Bardziej szczegółowoTechnika mikroprocesorowa. Struktura programu użytkownika w systemie mikroprocesorowym
Struktura programu użytkownika w systemie mikroprocesorowym start inicjalizacja niekończaca się pętla zadania niekrytyczne czasowo przerwania zadania krytyczne czasowo 1 Znaczenie problematyki programowania
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 IoT, sieci neuronowe W9 24.04.2019 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu IoT internet rzeczy Sieci neuronowe - wprowadzenie
Bardziej szczegółowoCOMARCH IT AKADEMIA. Programista VBA w Microsoft Excel (microbootcamp)
COMARCH IT AKADEMIA Programista VBA w Microsoft Excel (microbootcamp) Cele szkolenia 1. Poznanie zasad rzemiosła i sztuki programowania w VBA. 2. Zdobycie umiejętności czytania kodu ze zrozumieniem. 3.
Bardziej szczegółowoProgram szkolenia: Test Driven Development (TDD) using Spock or JUnit 5
Program szkolenia: Test Driven Development (TDD) using Spock or JUnit 5 Informacje: Nazwa: Test Driven Development (TDD) using Spock or JUnit 5 Kod: craft-test-tdd Kategoria: Testowanie automatyczne Grupa
Bardziej szczegółowoSposoby tworzenia projektu zawierającego aplet w środowisku NetBeans. Metody zabezpieczenia komputera użytkownika przed działaniem apletu.
Sposoby tworzenia projektu zawierającego aplet w środowisku NetBeans. Metody zabezpieczenia komputera użytkownika przed działaniem apletu. Dr inż. Zofia Kruczkiewicz Dwa sposoby tworzenia apletów Dwa sposoby
Bardziej szczegółowoPROJEKTOWANIE. kodowanie implementacja. PROJEKT most pomiędzy specyfikowaniem a kodowaniem
PROJEKTOWANIE określenie wymagań specyfikowanie projektowanie kodowanie implementacja testowanie produkt konserwacja Faza strategiczna Analiza Dokumentacja Instalacja PROJEKT most pomiędzy specyfikowaniem
Bardziej szczegółowoGłówne założenia XP. Prostota (Simplicity) Komunikacja (Communication) Sprzężenie zwrotne (Feedback) Odwaga (Agressiveness)
Extreme programming Główne założenia XP Prostota (Simplicity) Komunikacja (Communication) Sprzężenie zwrotne (Feedback) Odwaga (Agressiveness) Praktyki Planowanie: Planowanie releasu Planowanie iteracji
Bardziej szczegółowoWprowadzenie do projektu QualitySpy
Wprowadzenie do projektu QualitySpy Na podstawie instrukcji implementacji prostej funkcjonalności. 1. Wstęp Celem tego poradnika jest wprowadzić programistę do projektu QualitySpy. Będziemy implementować
Bardziej szczegółowoINŻYNIERIA OPROGRAMOWANIA TESTOWANIE INTEGRACYJNE
INŻYNIERIA OPROGRAMOWANIA TESTOWANIE INTEGRACYJNE Definicja ITQB Testowanie integracyjne (integration testing) wykonywane w celu wykrycia defektów w interfejsach i interakcjach pomiędzy modułami lub systemami
Bardziej szczegółowo1 Wstęp. 2 Proste przykłady. 3 Podstawowe elementy leksykalne i typy danych. 6 Opis strukturalny. 7 Moduł testowy (testbench)
Wstęp SYSTEMY WBUDOWANE Układy kombinacyjne c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 c Dr inż. Ignacy Pardyka (Inf.UJK) Systemy wbudowane Rok akad. 2011/2012
Bardziej szczegółowoWykaz zmian w programie SysLoger
Wykaz zmian w programie SysLoger Pierwsza wersja programu 1.0.0.1 powstała we wrześniu 2011. Funkcjonalność pierwszej wersji programu: 1. Zapis logów do pliku tekstowego, 2. Powiadamianie e-mail tylko
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoKurs Zaawansowany S7. Spis treści. Dzień 1
Spis treści Dzień 1 I Konfiguracja sprzętowa i parametryzacja stacji SIMATIC S7 (wersja 1211) I-3 Dlaczego powinna zostać stworzona konfiguracja sprzętowa? I-4 Zadanie Konfiguracja sprzętowa I-5 Konfiguracja
Bardziej szczegółowoTester oprogramowania 2014/15 Tematy prac dyplomowych
Tester oprogramowania 2014/15 Tematy prac dyplomowych 1. Projekt i wykonanie automatycznych testów funkcjonalnych wg filozofii BDD za pomocą dowolnego narzędzia Jak w praktyce stosować Behaviour Driven
Bardziej szczegółowoModel reprogramowalnego prądowego układu działającego w logice wielowartościowej
Przemysław Sołtan Oleg Maslennikow Wydział Elektroniki Politechnika Koszalińska ul. JJ Śniadeckich 2, 75-453 Koszalin e-mail: kerk@ie.tu.koszalin.pl Model reprogramowalnego prądowego układu działającego
Bardziej szczegółowo