Projektowanie układów na schemacie

Podobne dokumenty
Magistrale na schematach

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Projektowanie Urządzeń Cyfrowych

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Inwerter logiczny. Ilustracja 1: Układ do symulacji inwertera (Inverter.sch)

Sposoby projektowania systemów w cyfrowych

Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI

Kolory elementów. Kolory elementów

Bramki logiczne Podstawowe składniki wszystkich układów logicznych

Projektowania Układów Elektronicznych CAD Laboratorium

1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File

Poniższy przykład przedstawia prosty sposób konfiguracji komunikacji między jednostkami centralnymi LOGO! w wersji 8 w sieci Ethernet.

WSTĘP. Budowa bramki NAND TTL, ch-ka przełączania, schemat wewnętrzny, działanie 2

PROGRAMOWALNE STEROWNIKI LOGICZNE

Menu Plik w Edytorze symboli i Edytorze widoku aparatów

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.

LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017

Projektowanie układów VLSI-ASIC techniką od szczegółu do ogółu (bottom-up) przy użyciu pakietu CADENCE w technologii UMC 0.18µm

LICZNIKI LABORATORIUM. Elektronika AKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE. Wydział Informatyki, Elektroniki i Telekomunikacji

Altera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński

Ćwiczenie 27 Temat: Układy komparatorów oraz układy sumujące i odejmujące i układy sumatorów połówkowych i pełnych. Cel ćwiczenia

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Systemy Czasu Rzeczywistego FPGA

SML3 październik

Bezpieczeństwo informacji oparte o kryptografię kwantową

Satel Integra FIBARO

PAMIĘĆ RAM. Rysunek 1. Blokowy schemat pamięci

Symulacje inwertera CMOS

Układy reprogramowalne i SoC Implementacja w układach FPGA

Na początek: do firmowych ustawień dodajemy sterowanie wyłącznikiem ściennym.

Aby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.

ING BusinessOnLine FAQ. systemu bankowości internetowej dla firm

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Po wstawieniu widzimy zmianę w zakładce Artykuł do symbolu został przyporządkowany przycisk z bazy artykułów (rys. 4.33).

Funkcje: wejściowe, wyjściowe i logiczne. Konfigurowanie zabezpieczeń.

Laboratorium Elektrycznych Systemów Inteligentnych

etrader Pekao Podręcznik użytkownika Strumieniowanie Excel

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA

Funkcje: wejściowe, wyjściowe i logiczne. Konfigurowanie zabezpieczeń.

ALGORYTM URUCHOMIENIA I OBSŁUGI PROGRAMU ACTIVE-HDL (zajęcia wprowadzające) Uruchomienie programu i utworzenie nowego projektu

Statyczne badanie przerzutników - ćwiczenie 3

Ćwiczenie 28. Przy odejmowaniu z uzupełnieniem do 2 jest wytwarzane przeniesienie w postaci liczby 1 Połówkowy układ

Zadanie 5 Projekt licznika wykorzystanie komórek standardowych

Cwiczenie nr 1 Pierwszy program w języku C na mikrokontroler AVR

Bramki logiczne Instrukcja do ćwiczeń laboratoryjnych

Wygląd okna aplikacji Project Navigator.

Udostępnianie drukarek za pomocą systemu Windows (serwer wydruku).

Ćwiczenie Digital Works 003 Układy sekwencyjne i kombinacyjne

Ogranicz listę klasyfikacji budżetowych do powiązanych z danym kontem księgowym

Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD.

Elementy logiki. Algebra Boole a. Analiza i synteza układów logicznych

Architektura komputerów Wykład 2

Lokalizacja jest to położenie geograficzne zajmowane przez aparat. Miejsce, w którym zainstalowane jest to urządzenie.

Kod składa się z kodu głównego oraz z odpowiednich kodów dodatkowych (akcesoriów). Do kodu można przyłączyć maksymalnie 9 kodów dodatkowych.

Elementy struktur cyfrowych. Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych.

Praca w sieci z serwerem

MultiTool instrukcja użytkownika 2010 SFAR

Parametryzacja przetworników analogowocyfrowych

Konfigurowanie sterownika CX9000 firmy Beckhoff wprowadzenie

Układy VLSI Bramki 1.0

b) bc a Rys. 1. Tablice Karnaugha dla funkcji o: a) n=2, b) n=3 i c) n=4 zmiennych.

Synteza strukturalna automatów Moore'a i Mealy

W dowolnej przeglądarce internetowej należy wpisać poniższy adres:

KATEDRA INFORMATYKI TECHNICZNEJ. Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych. ćwiczenie 204

Uniwersytet Warmińsko-Mazurski w Olsztynie

Instrukcja konfiguracji urządzenia Comarch TNA Gateway Plus

Układy kombinacyjne. cz.2

4.1.5 Zakładka: Monitoring GPRS Zakładka: LogicProcessor. Konfiguracja systemu.

Lista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami

Szablon rysunku zawiera zawsze Wrzynajmniej jeden arkusz formatowy oraz Woszczególne Warametry

Spis treści. 1 Moduł Modbus TCP 4

Copyright Softpasm, All Rights Reserved. No portions of Softpasm may be used without expressed, written permission

Instytut Politechniczny Państwowa Wyższa Szkoła Zawodowa TECHNIKI REGULACJI AUTOMATYCZNEJ

PLUTO Sterownik bezpieczeństwa Skrócona Instrukcja obsługi oprogramowania. PlutoProgrammingManualPL_v7A.pdf 1

LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016

Bazy danych Karta pracy 1

Ukªady Kombinacyjne - cz ± I

Krótkie wprowadzenie do ModelSim i Quartus2

Algebra Boole a i jej zastosowania

37. Podstawy techniki bloków

Ćwiczenie 31 Temat: Analogowe układy multiplekserów i demultiplekserów. Układ jednostki arytmetyczno-logicznej (ALU).

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C

Projektowanie baz danych za pomocą narzędzi CASE

Tworzenie nowych elementów bibliotecznych

1 Moduł Modbus ASCII/RTU 3

Konfigurowanie sterownika CX1000 firmy Beckhoff wprowadzenie. 1. Konfiguracja pakietu TwinCAT do współpracy z sterownikiem CX1000

Zadanie 1 Projekt bramki NAND lub NOR optymalizacja charakterystyk przejściowych

Systemy Czasu Rzeczywistego FPGA

Instrukcja obsługi programu:

OPROGRAMOWANIE DEFSIM2

Smart Draw - prezentacja programu

Opis modułu Wnioski w systemie ING business

WYKONANIE APLIKACJI OKIENKOWEJ OBLICZAJĄCEJ SUMĘ DWÓCH LICZB W ŚRODOWISKU PROGRAMISTYCZNYM. NetBeans. Wykonał: Jacek Ventzke informatyka sem.

Funkcje: wejściowe, wyjściowe i logiczne. Konfigurowanie zabezpieczeń.

Technika cyfrowa projekt: Sumator 4 bitowy równoległy

Tranzystor JFET i MOSFET zas. działania

Instrukcja obsługi xserver

INSTRUKCJA LABORATORYJNA

Transkrypt:

Projektowanie układów na schemacie Przedstawione poniżej wskazówki mogą być pomocne przy projektowaniu układach na poziomie schematu. Stałe wartości logiczne Aby podłączyć wejście do stałej wartości logicznych używamy symboli z grupy General: GND logiczne 0 VCC logiczne 1 Połączenia Przy łączeniu elementów warto zwrócić uwagę na czerwone markery, które mogą sygnalizować brak połączenia. W przypadku końca magistrali czerwony marker nie sygnalizuje nieprawidłowości: Brak połączenia OK Każde połączenie ma swoją nazwę, nadawaną automatycznie na podstawie nazwy portu lub w postaci XLXN_nn: 1

Nazwę automatyczną można zmienić, pamiętając jednak, że fragmenty połączeń o tej samej nazwie tworzą wspólną sieć nawet wówczas, gdy nie są połączone linią na schemacie: Po usunięciu fragmentu połączenia między wyjściem negacji i wejściem bramki XOR pozostają one dalej połączone (fragmenty sieci o wspólnej nazwie OUT_INV): Zmodyfikujmy układ wprowadzając dodatkową negację i łącząc jej wyjście z wejściem bramki XOR: 2

Przy sprawdzaniu poprawności połączeń tego układu (opcja: Check Design Rules) pojawi się następujące ostrzeżenie: Oznacza ono, że sieć OUT_INV jest sterowana przez więcej niż jedno źródło. Tego typu problem może być trudny do zdiagnozowania, ponieważ zwarcia nie widać na schemacie. W tym przypadku można wykorzystać opcję wyszukiwania elementu lub sieci połączeń na schemacie (Edit Find) wybierając poszukiwanie sieci (Nets) o nazwie OUT_INV: Znaleziona i wyróżniona na schemacie sieć pozwala zdiagnozować przyczynę problemu (wystarczy przyjrzeć się dokładnie nazwom poszczególnych fragmentów sieci). Zwarcie można wyeliminować usuwając fragmenty sieci i dodając nowe, poprawne połączenia. Schematy wielopoziomowe Bardziej skomplikowane projekty (zwłaszcza w przypadku, gdy bloki funkcjonalne powtarzają się wielokrotnie) powinny być zorganizowane w postaci hierarchicznej. Dla bloków zdefiniowanych na schemacie lub opisanych w języku VHDL można utworzyć symbole, które będą następnie używane na schematach wyższego poziomu w identyczny sposób, jak elementy biblioteczne. Typowym przykładem takiego projektu jest sumator wielobitowy. Załóżmy, że na schemacie (lub w module VHDL) został zaprojektowany sumator 1-bitowy z następującymi portami: - wejścia: A, B (sumowane bity), C_IN (przeniesienie wejściowe) - wyjścia: S (suma) i C_OUT (przeniesienie wyjściowe) 3

Symbol sumatora można utworzyć używając opcji Create Schematic Symbol: Utworzony symbol ma nazwę taką samą, jak plik zawierający definicję modułu (schemat lub VHDL) i jest dostępny tak samo, jak elementy biblioteczne (Symbols), w grupie o nazwie zgodnej ze ścieżką katalogu roboczego projektu: Po utworzeniu nowego schematu (sum_4.sch) można zdefiniować sumator 4-bitowy używając czterech symboli sumatora 1-bitowego (patrz opis wykorzystania magistrali). 4

W oknie pokazującym strukturę projektu widać hierarchię zależności między modułami: Dla sumatora 4-bitowego można również utworzyć symbol, który z kolei może być wykorzystany do zbudowania sumatora 8-bitowego (oczywiście sumator 8-bitowy mógłby być zbudowany również bezpośrednio z ośmiu sumatorów 1-bitowych): Hierarchia zależności modułów dla sumatora 8-bitowego: 5

Moduły wielokrotnego użytku Moduł zdefiniowany na schemacie lub w pliku VHDL, zweryfikowany w danym projekcie może być wykorzystany w kolejnych projektach. Wystarczy skopiować plik źródłowy (.sch lub.vhd), ewentualnie dodatkowe pliki z opisem symulacji, do katalogu roboczego bieżącego projektu. Można dodatkowo skopiować również plik.sym (definicja symbolu schematowego modułu), chociaż nie jest to konieczne, bo dysponując plikiem źródłowym można taki plik utworzyć (opcja: Create Schematic Symbol). Można jednak również przygotować dla modułu plik.ngc (zawiera on wynik syntezy modułu w formacie netlist specyficznym dla narzędzia syntezy XST firmy Xilinx). Plik ten w połączeniu z plikiem.sym daje możliwość używania modułu, ale bez możliwości jego edycji, (co może być zaletą, bo wyklucza możliwość niezamierzonych zmian w module). Podejście to jest analogiczne jak przy używaniu gotowych modułów udostępnionych na stronie www przedmiotu. Utworzenie pliku.ngc jest bardzo proste, wystarczy wykonać syntezę modułu. Istotne jest jednak w tym przypadku specjalne ustawienie opcji syntezy związanej z buforami wejściowymi i wyjściowymi. Po wybraniu właściwości procesu syntezy: w grupie Xilinx Specific Options odznaczamy pokazane poniżej pole: Utworzony w ten sposób plik.ngc wraz z plikiem.sym stanowią kompletny opis modułu. Aby wykorzystać moduł w bieżącym projekcie należy skopiować oba pliki do katalogu roboczego, pliku.ngc nie dodajemy do projektu. Jeśli symbol modułu zostanie użyty na schemacie, to plik.ngc zostanie automatycznie wyszukany i użyty w czasie syntezy. 6