Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne
Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar
Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych wyznaczanych zegarem Blok kombinacyjny opisany zestawem funkcji boolowskich Blok pamięci złożony z elementarnych struktur przerzutników synchronicznych zmiana stanu przerzutnika tylko w takt impulsów zegarowych, uwarunkowana wartościami na wejściu czas przebywania w jednym z dwóch stanów jest dowolnie długi
Przerzutniki synchroniczne Elementarne pamięciowe układy logiczne - dwustanowe automaty Moore a o literach wyjściowych 0 i 1 (zwykle). Alfabet wejściowy jest przedstawiany jako ciąg wartości wektora wejściowego, a funkcje przejść i wyjść decydują o nazwie przerzutnika. Liczba typów jest nieograniczona, niemniej stosuje się zwykle kilka rozwiązań bazowych. Nazwy przerzutników pochodzą od nazw wejść i roli danego przerzutnika w układzie sekwencyjnym.
Przerzutnik RS RS Q 00 01 10 a a b a 0 b b b a 1 Tablica charakterystyczna
Realizacja elementarnych komórek pamięciowych NAND NOR
Synchroniczny przerzutnik RS z bramkami NOR Q t Q t+1 R S 0 0 X 0 Bramki AND przekazują sygnały z wejść na wejście przerzutnika tylko, gdy sygnał zegarowy ma wartość 1. 0 1 0 1 1 0 1 0 1 1 0 X Tablica wzbudzeń Skrócona tablica charakterystyczna
Inne realizacje bramkowe synchronicznego przerzutnika RS Impuls zegarowy musi mieć postać krótkiego zera.
Przerzutnik D D Q 0 1 0 0 1 0 1 0 1 1
Przerzutnik D c.d.
Przerzutnik JK JK Q 00 01 10 11 a a a b b 0 b b a b a 1
Przerzutnik JK c.d. J K Q t+1 0 0 Q t 0 1 0 1 0 1 Wymagany krótki czas impulsu zegarowego (krótszy niż czas propagacji). Schemat poglądowy. 1 1 ~Q t
Przerzutnik T T Q 0 1 a a b 0 b b a 1
Przerzutnik T c.d. Q t T Q t+1 0 0 0 0 1 1 1 0 1 T Q t+1 0 Q t 1 ~Q t 1 1 0
Wady wyzwalania poziomem zegara CK=1 uaktywnia bramki wejściowe przerzutnik może reagować na zmiany sygnałów wejściowych, również wynikające z zakłóceń czas trwania impulsu uwarunkowany czasem propagacji przez bramki Q 1 przerzutnik aktywny przez czas trwania CK=1 Q 2 przerzutnik aktywny w momencie opadającego zbocza CK
Wyzwalanie na zboczach zegara przerzutnik JK czas trwania impulsu zegarowego musi być krótszy od czasu propagacji z wejścia na wyjście zagrożenie pracy niestabilnej (J=K=1) aktywowanie wyjścia opadającym zboczem sygnału zegarowego rozwiązuje problem po impulsie zmiany na wejściach nie mają wpływu na wyjście czas trwania zbocza znacząco krótszy od czasu propagacji sygnału przez bramkę
Układ Master-Slave dwa przerzutniki synchronizowane odpowiednio prostym i zanegowanym sygnałem zegara dla CK=1 odcięte wejścia Slave dla CK-0 wyjścia Mastera przekazywane na Slave najczęściej stosowany dla JK, możliwy dla innych
JK Master-Slave kaskada dwóch przerzutników RS sprzężenie zwrotne eliminuje możliwość R=S=1 wymagana odpowiednia stromość zboczy sygnału zegara (łatwo osiągalna)
Impulsowe różniczkowanie zboczy wykorzystanie opóźnień wnoszonych przez bramki sygnał z ~F może być podany na wejście zegarowe dowolnego przerzutnika impuls wyzwalający na narastającym zboczu CK człon dla potrzeb analizy, rzeczywiste opóźnienia wynikają z czasu propagacji przez bramki
Przerzutnik RS wyzwalany układem impulsowego różniczkowania zbocza zegara
Przerzutnik D wyzwalany narastającym zboczem zegara
Projektowanie synchronicznych układów sekwencyjnych Wejścia układu kombinacyjnego Stany następne Wyjścia układu kombinacyjnego X, S t S t+1 Z Y............ Tablica wzbudzeń układu synchronicznego
Przykład projektowy J y y 1 2 = = = x 1 x 1 x x, K 1 2 x + + 2 = A x 2 x 1 A x, x, 2 2
Liczniki Układy sekwencyjne typu Moore a, zmieniające stan po każdym impulsie zegarowym
Przykład dekada licząca Licznik o 10 stanach wewnętrznych (0...9). Użyto przerzutników JK, litery wyjściowe utożsamiono ze stanami. Brak zewnętrznych zmiennych wejściowych. Ja = DBC, Jb = Kb = CD Ka = D Jc = ~(AD), Jd = Kd = 1 Kc = D
Dekada licząca c.d. Licznik o 10 stanach wewnętrznych (0...9). Użyto przerzutników JK, litery wyjściowe utożsamiono ze stanami. Brak zewnętrznych zmiennych wejściowych. A t B t C t D t A t+1 B t+1 C t+1 D t+1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 0
Licznik podzielnik liczby impulsów zegarowych przez 8 (ripple carry counter) Niekonwencjonalne wykorzystanie wejść zegarowych Licznik asynchroniczny zmiany na wyjściach wynikają z propagacji sygnałów.
Licznik asynchroniczny mod 8 c.d.
Rejestry Zbiory przerzutników służące do przechowywania informacji. Długością rejestru jest liczba użytych przerzutników. Wprowadzanie informacji: równoległe szeregowe z przesuwaniem w prawo z przesuwaniem w lewo rejestry szeregowo-równoległe Kaskada prostych komórek pamięciowych z warunkowym sterowaniem wejść
Elementarna komórka pamięci Dy i = R I + R i L I + L i P x i R sygnał warunku przesuwania w prawo L sygnał warunku przesuwania w lewo P sygnał warunku wpisywania równoległego I Ri wejście szeregowego przesuwania w prawo I Li wejście szeregowego przesuwania w lewo x i wejście wpisywania równoległego
4-bitowy rejestr szeregowo-równoległy 0 1 1 0 1 0 2 1 1 2 1 3 1 2 3 2 1 3 x P I L y R y x P y L y R y x P y L y R y x P y L I R y L t t t t t t t t t R t + + = + + = + + = + + = + + + + Wejścia sterujące L, R, P nie mogą jednocześnie przyjąć wartości 1. W praktyce wykorzystuje się dwa sygnały a, b: L=a ~b, R= ~a b, P= a b a=b=0 blokuje wejścia zegarowe rejestru.
4-bitowy rejestr jako licznik pierścieniowy
Liczniki pseudopierścieniowe 2 grafy 8-stanowe, brak stanów zabronionych 15 stanów wewnętrznych, niedozwolone 0000