Układy TTL i CMOS O liczbie elementów użytych do budowy jakiegoś urządzenia elektronicznego, a więc i o możliwości obniżenia jego ceny, decyduje dzisiaj liczba zastosowanych w nim układów scalonych. Najstarszą rodziną układów scalonych są układy TTL. Skrót ten pochodzi od angielskiej nazwy Transistor-Transistor-Logic i oznacza technologię, w której do budowy pojedynczego obwodu logicznego stosuje się wiele tranzystorów scalonych w jeden układ. Trochę logiki Obwody arytmetyczne i logiczne, a także kompletne mikroprocesory i układy pamięci zbudowane są z pewnych elementarnych obwodów zwanych bramkami logicznymi. Są to obwody, które wytwarzają określony sygnał wyjściowy z jednego lub wielu sygnałów wejściowych. Dla uproszczenia dopuszcza się tylko dwa poziomy sygnałów na wejściu i na wyjściu, oznaczane cyframi 0 i 1. Sygnał 0 oznacza napięcie z przedziału 0...0,8 V, a l odpowiada napięciu o wartości 2,4...5 V (por. rozdział o mikroprocesorach). Wszelkie inne wartości napięć są zabronione i nie definiowane w technologii TTL. Oczywiście, 1 i 0 mogą oznaczać cyfry liczby dwójkowej, co nie jest pozbawione sensu. Rachunki z liczbami 0 i 1 nazywają się algebrą Boole'a (od nazwiska matematyka Boole'a, który wprowadził ją na długo przed pojawieniem się pierwszego komputera). Podane funkcje logiczne można z łatwością przedstawić w postaci schematów elektrycznych. Na rysunku 1A pokazano obwód realizujący funkcję OR, składający się z dwóch wyłączników. Jedynka odpowiada zamknięciu wyłącznika lub świeceniu żarówki. Żarówka będzie świecić tylko wtedy, gdy zamknięty będzie co najmniej jeden wyłącznik. Na rysunku 1B pokazano układ bramki AND, wykonany przy użyciu tych i inych elementów. Żarówka świeci się tylko wtedy, gdy zamknięte będą obydwa wyłączniki. Oczywiste jest, że ta zasada dotyczy również większej liczby wyłączników (czyli odpowiednich wejść bramki). Konstrukcję bramki NAND wykonanej z dwóch tranzystorów pokazano na rys. 2. Jeżeli do obydwu wejść będzie doprowadzone napięcie nieco większe niż l V (czyli logiczna jedynka), to przez rezystory ograniczające prąd bazy obydwu tranzystorów popłynie prąd powodujący przewodzenie złącz kolektor-emiter i zwarcie wyprowadzenia wyjściowgo do masy (czyli 1
potencjału odniesienia, 0 V). W innych przypadkach wyjście będzie utrzymywane na poziomie 5 V, dzięki rezystorowi dołączonemu do kolektora górnego tranzystora (logiczna jedynka). Bramkę NOR z dwoma tranzystorami pokazano na rys. 3. Do zwarcia wyjścia z masą (co odpowiada stanowi 0) wystarcza w tym przypadku przewodze-nie tylko jednego tranzystora, czyli wprowadzenie przynajmniej jednego wejścia w stan l. Symbole graficzne bramek Byłoby dość uciążliwe rysowanie każdej bramki w złożonym obwodzie logicznym dokładnie tak, jak jest ona zbudowana w rzeczywistości. Wprowadzono więc pewne symbole graficzne, które jednoznacznie określają przyporządkowane im funkcje logiczne. Niestety, brak jest tu jakiejkolwiek normy międzynarodowej. Przed wielu laty opracowano pewien standard DIN (Deutsche Industrie Normen), lecz w praktyce byt on stosowany tylko w Niemczech. Na rysunku 4 pokazano różne symbole bramek logicznych. W standardzie DIN zaleca się stosowanie kwadratowych oznaczeń bramek oraz wyróżnianie funkcji logicznej przez podanie odpowiedniego znaku ("&" dla AND, "+" dla OR i "-" dla NOT). Złożone układy logiczne Z pojedynczych bramek można także zestawiać skomplikowane obwody logiczne, scalane często w jeden układ. Zalicza się do nich dekodery (kojarzące wiele sygnałów wejściowych z jednym lub z wieloma sygnałami wyjściowymi, jak np. dekoder adresu), przerzutniki (rys. 5) oraz zbudowane z przerzutników rejestry przesuwne i liczniki. 2
Przerzutniki mogą pamiętać określone stany logiczne, a więc są komórkami pamięci o pojemności l bit. Dzięki odpowiedniemu doborowi układu połączeń można spowodować takie ich działanie, że każdy impuls pojawiający się na tzw. wejściu zegarowym będzie zmieniał stan logiczny układu. Jeżeli połączy się ze sobą większą liczbę przerzutników, to powstanie licznik binarny (rys. 6). Jego sygnały wyjściowe zmieniają się po każdym impulsie zegarowym w następujący sposób: Można łatwo zauważyć, że numer impulsu pojawia się na wyjściu w postaci liczby dwójkowej. Liczniki tego typu są na ogół wyposażone w dodatkowe wejście kasujące, przez które można ustawić stan 0 na wszystkich wyjściach. Możliwe jest również zbudowanie licznika dziesiętnego: wystarczy tylko dodać połączenie realizujące funkcję AND, które automatycznie kasuje licznik, gdy wyjścia Q3 i Q2 przejdą w stan l. Skończmy jednak z nudną teorią i przejdźmy do omawiania układów rzeczywistych! Układy TTL Układy scalone z serii 74 są zasilane napięciem 5 V (4:5%). Logiczne zero (stan niski) leży w przedziale napięć O...0,8 V, a logiczna jedynka (stan wysoki) odpowiada napięciom z przedziału 2,4... 5 V. Jeden układ scalony zawiera zazwyczaj więcej niż jedną bramkę albo pojedynczy, dość złożony obwód logiczny. Większość układów TTL ma czternaste- lub szesnastonóżkową obudowę typu DIL. 3
Na rysunku 7 pokazano schemat układu połączeń jednej z czterech bramek NAND w układzie 7400. Istnieją też inne wersje tego układu; 74L00 (charaktery-zująca się zmniejszonym poborem prądu, lecz także i mniejszą szybkością przetaczania, rys. 8), 74S00 (z diodami Schottky'ego o dużej szybkości przełączania, rys. 9) oraz wersja 74LS00 (w której osiągnięto szybkość prawie taką jak w 74S00 i pobór prądu jak w 74L00). Obydwa wejścia połączone są z tranzystorem wieloemiterowym (rys. 10), stanowiącym kombinację omawianych wcześniej złącz diodowych. Kolektor tego tranzystora może być w stanie wysokim tylko wówczas, gdy obydwa wejścia będą w tym stanie, czyli gdy żadna z końcówek dołączonych do dolnego końca rezystora bazowego nie jest zwarta do masy. Połączony z tranzystorem inwerter będzie wtedy wysterowany, tak aby dolny tranzystor wyjściowy (na schemacie) przewodził, a górny był zatkany, co oznacza stan niski na wyjściu. 4
Istnieją też scalone układy TTL zawierające w obwodzie wyjściowym tylko jeden tranzystor z tzw. otwartym kolektorem (rys. l1). Możliwe jest wówczas przełączanie napięć wyjściowych wyższych niż 5 V (np. do 20 V w układzie 7406). Oczywiste jest, że dopóki takie wyjście nie jest nigdzie podłączone, to nie można zmierzyć na nim żadnego napięcia. Nigdzie nie podłączone wejścia układu TTL znajdują się w stanie l (w stanie wysokim), co wynika z zastosowania tranzystora wieloemiterowego. Można więc wykorzystać bramkę NAND jako inwerter, używając pojedynczego wejścia lub obydwu wejść połączonych ze sobą. W niezupełnie "cyfrowy" sposób (rozpatrując to od strony wejścia) pracuje tzw. przerzutnik Schmitta: przekształca on zmieniający się monotonicznie sygnał wejściowy na "czysto" cyfrowy sygnał wyjściowy (rys. 12). Uniwibratory (zwane też przerzutnikami monostabilnymi) są wykorzystywane do formowania impulsów o czasie trwania określonym przez odpowiednio dobrane wartości rezystancji i pojemności. Dla takiego obwodu obowiązuje zależność: T=R*C gdzie: T - czas trwania wytwarzanego impulsu [s], R - rezystancja [ohm], C - pojemność [F]. Przykładowo, dla C = 1 uf i R = 1 M otrzymujemy T = 1 s. Uniwibratory, w których impuls wejściowy przychodzący w czasie trwania impulsu wyjściowego wydłuża go odpowiednio, nazywane są uniwibratorami z podtrzymaniem (rys. l3). Układy CMOS 5
Układy wykonane w technologii TTL są mało przydatne do budowy urządzeń zasilanych z baterii, gdyż już jedna bramka pobiera prąd o natężeniu kilku miliamperów, a w przypadku np. dekodera adresów w komputerze bramek takich jest dość dużo. Wynika stąd również, że nawet w urządzeniach wyposażonych w zasilacz sieciowy pojawi się problem odprowadzania dużych ilości ciepła wytwa-rzanego przez prąd płynący w układach TTL. W technologii CMOS stosuje się dwa komplementarne tranzystory polowe MOS (rys. 14). Jak już wspomniano wcześniej, elektroda sterująca (bramka) jest całkowicie odizolowana od kanału dren-źródło i nie pobiera żadnego prądu. Aby przez kanał również nie płynął prąd, łączy się po prostu szeregowo tranzystor z kanałem typu p z tranzystorem z kanałem typu n. W takim obwodzie tylko jeden z tranzystorów może być w stanie przewodzenia. Na rysunku 15 pokazano schemat zbudowanego właśnie w ten sposób inwertera. Jeżeli na wejściu E pojawi się stan wysoki, to będzie przewodził dolny tranzystor (z kanałem typu n), górny zaś (z kanałem typu p) będzie zablokowany. Wyjście Q przejdzie więc w stan niski. Sytuacja odwróci się, jeśli na wejściu E pojawi się stan wysoki: wówczas będzie przewodził tranzystor górny, co prowadzi do pojawienia się stanu wysokiego na wyjściu. Prąd w takim obwodzie płynie tylko podczas przełączania (rys. l6) i to tylko wtedy, gdy w 6
pewnym zakresie napięć wejściowych obydwa tranzystory MOSFET przewodzą (wartości tych napięć zależą od domieszkowania półprzewodnika i od napięcia zasilania) lub gdy są ładowane różne pojemności wewnętrzne i zewnętrzne. Ładowanie pojemności wewnątrz układu scalonego i w obwodzie zewnętrznym prowadzi do tego, że pobór prądu przez bramki CMOS jest, w dobrym przybliżeniu, wprost proporcjonalny do częstotliwości przełączeń (rys. l7). Oczywiste jest też, że częstotliwość l MHz odpowiada dwom milionom przełączeń na sekundę (w obydwu kierunkach). Na rysunku 18 pokazano porównanie poboru prądu w funkcji częstotliwości pracy dla bramek wykonanych za pomocą różnych technologii: CMOS, TTL i TTL-LS. Pobór prądu przez układy TTL i TTL-LS nie zależy praktycznie od częstotliwości. Wynika też stąd, że powyżej pewnej wartości częstotliwości (wyróżnionej przez punkt przecięcia się wykresów), układy CMOS pobierają w rzeczywistości większy prąd niż układy TTL! Zjawisko to zachodzi jednak przy tak dużych częstotliwościach przełączania, że w komputerach nie mamy z nim praktycznie do czynienia. Układy CMOS mają też dodatkową zaletę: poziom przełączania jest w nich równy w przybliżeniu połowie wartości napięcia zasilania, a więc impulsy zakłócające muszą tę wartość przekroczyć, aby mogły wpływać na pracę układu. Inaczej jest w układach TTL: poziom przełączania wynosi tu ok. 0,6 V (przy napięciu zasilania równym 5 V). Oprócz tego napięcie zasilające układy TTL musi zawierać się w przedziale od 4,75 do 5,25 V, a układy CMOS pracują przy napięciach 3...15 V. Jako wadę logicznych układów CMOS należy podkreślić małą obciążalność ich układu wyjściowego (do kilku miliamperów), co może stać się czynnikiem krytycznym już przy podłączeniu diody elektroluminescencyjnej. W przeciwieństwie do tego układy TTL dostarczają prąd o natężeniu 10...40 ma. Naturalnie, powstaje tu pytanie, czy można łączyć układy CMOS i układy TTL ze sobą? Oczywiście, można, lecz należy wówczas przestrzegać kilku następujących zasad: 7
1. Układy CMOS muszą być zasilane napięciem 5 V, tak jak układy TTL. 2. Jedno wyjście układu CMOS może sterować jednym wejściem układu TTL. 3. Do sprzężenia wejścia CMOS z wyjściem TTL najkorzystniej jest stosować układy TTL z otwartym kolektorem (rys. 18). Na rysunku 19 pokazano wewnętrzną budowę bramki NAND wykonanej w technologii CMOS, Jeśli np. obydwa wejścia znajdą się w stanie wysokim, to będą przewodzić dwa dolne tranzystory z kanałem typu n, a obydwa górne, połączone równolegle tranzystory z kanałem typu p, będą zablokowane i dlatego wyjście przejdzie w stan niski. Liniowa zależność rezystancji kanału od napięcia dren-źródło w tranzystorach FET umożliwia zbudowanie przełączników elektronicznych CMOS, które mogą przełączać bez zniekształceń również sygnały analogowe. Na rysunku 20 przedstawiono schemat takiego przełącznika analogowego. Jego rezystancja w stanie wyłączenia jest bardzo duża (rzędu MOhm), natomiast rezystancja wewnętrzna w stanie włączenia zawiera się na ogól w przedziale 100...300 Ohm. 8