Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007 Tranzystor MOS z długim kanałem kwadratowa aproksymacja charakterystyk 2 W triodowym, gdy W zakresie nasycenia, gdy V GS > V Tn 0 V < V DS < V GS - V Tn W I D = μncox VGS VTn L 2 V ( ) V DS DS 2 I D V GS > V Tn V DS > V GS V Tn > 0 V = μ C n ox W L ( V V ) GS 2 2 Tn G I D D Obszar nasycenia ε 2ε SiO 0 Cox = tox Charakterystyka idealnego MOSFETa, V Tn = 1,0 V S V GS < V Tn odcięcie I D 0 Charakterystyki współczesnych MOSFETów w układach scalonych odbiegają od tego modelu. Ale jest on nadal użyteczny, gdy chcemy wymyśleć jako zgrubne przybliżenie. MOSFET_square_law_eq_1 1
Komórka pamięci RAM w technologii CMOS kondensator w warstwach metalizacji nad tranzystorem 3 Bramka - linia słowa (stacked capacitor) D/S - linia bitu nmosfet C rys: Ch. C. Hu, "Półprzewodniki, Nowoczesne rozwiązania w układach scalonych", Helion 2016, Ch. C. Hu, "Modern Semiconductor Devices for Integrated Circuits", Prentice Hall, 2010 Komórka pamięci RAM w technologii CMOS kondensator we wgłębieniu 4 (trench capacitor) Kondensator wytworzony w głębokim rowku trawionym w podłożu Si. Dzięki temu zajmuje mało miejsca na powierzchni krzemu, a ma dużą powierzchnię dużą pojemność. Dielektryk kondensatora stanowi SiO 2 tlenek wykonany po trawieniu Si. Górną okładkę zwartą ze źródłem tranzystora dostępu stanowi warstwa poli-si typu n. Dolną okładkę kondensatora stanowi uziemione podłoże typu p. Bramka - linia słowa D/S - linia bitu C nmosfet 2
Komórka dynamicznej pamięci (DRAM) z jednym tranzystorem i jednym kondensatorem 5 Schemat Pojemność pasożytnicza linii przewodnika do podłoża Przekrój komórki z kondensatorem wykonanym na ścianach wgłębienia Pojemność przechowująca ładunek związany z pamiętaną wartością logiczną. Przykładowa wartość dla komórek pamięci w technologii 50 nm: C mbit = 20 ff Gate dielectric Gate dielectric Pamięć RAM schemat blokowy 6 3
Pasożytnicze pojemności linii bitu w DRAM 7 Przykład dla technologii 50 nm: Metalowa ścieżka linii bitu położona na SiO 2 tworzy pasożytniczą pojemność do podłoża. Pojemność ta łączy się równolegle do kondensatora komórki pamięci, kiedy tranzystor dostępu do komórki przewodzi, np. w trakcie odczytu. Niech pojemność jednostkowa będzie: C 1sub =100 af/µm 2. C col1sub = Powierzchnia C 1sub C col1sub = (0,1)(100)(100 af) = 1 ff To niedużo, ale mamy jeszcze pojemności złączowe związane z implantowanymi drenami rozmieszczonymi co 400 nm: C col = liczba_linii_słowa pojemność_drenu + C col1sub C col = 100 ff - pojemność pasożytnicza jest WIĘKSZA od pojemności kondensatora komórki pamięci C mbit = 20 ff. 8 W tym momencie wybierana jest linia słowa i ładunek kondensatora komórki pamięci (zapamiętana dana) jest umieszczany na linii bitu. Duża wartość pojemności pasożytniczej linii bitu powoduje, że skok napięcia jest niewielki. Konieczny wzmacniacz odczytu stanu naładowania kondensatora komórki pamięci dynamicznej! Układ z dodatnim sprzężeniem zwrotnym ( latch zatrzask) użyty jako wzmacniacz odczytu w linii bitu. 4
W celu niezawodnego odczytu stanu komórki DRAM wygodnie jest użyć architektury otwartej tablicy 9 NSA nmos Sense Amplifier - wzmacniacz odczytu z nmos Stan jednej linii bitu podłączonej do NSA jest wzmacniany, a stan drugiej linii bitu jest wykorzystywany jako stan odniesienia. Aby tak mogło być układ trzeba rozbudować o blok wyrównywacza stanów. Wyrównywanie stanów przed operacją odczytu ze wzmacniaczem odczytu nmos 10 Przed uaktywnieniem linii słowa napięcia linii bitów tablicy 0 i tablicy 1 są wyrównywane do wartości VDD/2, przez uaktywnienie linii Eq. Wszystkie tranzystory w technologii 50 nm, 10/1 (to jest W = 10 50 nm / L = 1 50 nm) Napięcie zasilania VDD = 1 V. 5
Odczyt - po wyrównaniu stanów linii bitów i po uaktywnieniu linii słowa, to jest po wprowadzeniu w stan przewodzenia tranzystora dostępu komórki. 11 Po wyrównaniu stanów linii bitów uaktywniana jest linia słowa, to jest tranzystor dostępu komórki jest wprowadzny w stan przewodzenia. Wskutek dołączenia pasożytniczej pojemności linii bitów różnica napięć pomiędzy linią odczytywaną, a linią odniesienia jest niewielka - tylko 83 mv w naszym przykładzie technologii 50 nm. Sytuacja ulega radykalnej zmianie po uaktywnieniu linii sense_n. Odczyt - wzmocnienie po uaktywnieniu linii sense_n 12 Odczyt 0 z komórki w tablicy 0: Po uaktywnieniu linii sense_n wzmacniacz z dodatnim sprzężeniem zwrotnym powoduje, że różnica napięć wzrasta niemal do wartości VDD/2. 6
Odczyt 1 z komórki w tablicy 0 13 Odczyt 1 z komórki w tablicy 0: Po uaktywnieniu linii sense_n wzmacniacz z dodatnim sprzężeniem zwrotnym powoduje, że różnica napięć wzrasta niemal do wartości VDD/2. Dwa wzmacniacze odczytu : NSA z tranzystorami nmos oraz PSA z tranzystorami pmos. 14 Różnicę napięć pomiędzy odczytywaną linią bitów a linią odniesienia można wzmocnić do wartości niemal VDD przez zastosowanie dodatkowego wzmacniacza z tranzystorami pmos. 7
Odświeżanie zawartości komórki DRAM 15 Odświeżanie zawartości komórki DRAM odbywa się przez uaktywnienie sense_n oraz sense_p przy przewodzącym tranzystorze dostępu. Zakłócenia w architekturze otwartej tablicy 16 W architekturze otwartej tablicy porównywane w trakcie odczytu linie bitów są fizycznie oddalone od siebie jedna w tablicy 0, druga w tablicy 1. Jest prawdopodobne, że wskutek zakłóceń w liniach bitów zaindukują się różne napięcia, co doprowadzi do błędów odczytu. 8
Zmniejszenie wpływu zakłóceń na odczyt przez zastosowanie architektury tablicy złożonej 17 W architekturze tablicy złożonej porównywane w trakcie odczytu linie bitów są fizycznie zbliżone do siebie tablica 0 i w tablica 1 przeplatają się. Jest prawdopodobne, że w liniach bitów zaindukują się podobne szumy, co zmniejszy prawdopodobieństwo błędu odczytu. Rozkład elementów komórki DRAM 18 Oszczędzamy miejsce przez użycie wspólnego kontaktu drenu dla dwóch komórek. Opóźnienie związane z propagacją sygnału wzdłuż polikrzemowej linii słowa. 9
Rozkład elementów komórki DRAM w architekturze otwartej tablicy 19 2F odstęp pomiędzy liniami bitu Komórka pamięci zajmuje powierzchnię 6F 2 Rozkład elementów komórki DRAM w architekturze złożonej tablicy 20 2F odstęp pomiędzy liniami bitu Komórka pamięci zajmuje powierzchnię 8F 2 -więcej niż w architekturze otwartej tablicy - w konsekwencji większe też jest opóźnienie propagacji sygnału wzdłuż linii słowa 10
Konstrukcje kondensatorów w komórkach DRAM 21 Gate diel Gate SiO 2 Gate diel. Gate diel Przekroje komórek z kondensatorem wykonanym w warstwach metalizacji Przekrój komórki z kondensatorem wykonanym na ścianach wgłębienia Schemat Rozkład bloków pamięci DRAM w układzie scalonym 22 11
Pamięci DRAM współpraca układów o różnych napięciach zasilania 23 VDD = 1V Przy różnych napięciach zasilania, VDDP > VDD stan wysoki na wyjściu pierwszego inwertera nie zamknie tranzystora pmos drugiego inwertera Rozwiązaniem jest stosowanie wzmacniacza z dodatnim sprzężeniem zwrotnym VDD = 1V Komórka pamięci statycznej (SRAM) z 6 tranzystorami 24 Zajmuje dużo miejsca 12
Komórka pamięci statycznej (SRAM) z 2 tranzystorami i 2 rezystorami 25 Rezystory wykonywane w warstwie krzemu polikrystalicznego (typowo 10 MΩ). Komórka mniejsza niż SRAM z 6 MOS. Komórka pobiera statycznie moc. Bramki i Komórki Pamięci Statycznej CMOS Z tranzystorami o długości kanałów 32 nm; Intel - 2010r. 26 Odległość pomiędzy bramkami Powierzchnia Komórki SRAM Węzeł technologiczny Trend w skalowaniu bramek i komórek SRAM z 6 tranzystorami. Warstwy dyfuzyjne i polikrystaliczne sześciotranzystorowej komórki SRAM o powierzchni 0,346 µm 2. IEDM 2007, art. s10p02, Intel 13
Pamięci tylko do odczytu (ROM) 27 Chip ROM zaprogramowany przy pomocy maski. Programowalny chip ROM przepalane połączenia. Pamięć nieulotna z pływającą bramką 28 Umieszczenie ładunku w pływającej bramce prowadzi do zmiany napięcia progowego przesunięcia charakterystyk 14
Pamięć nieulotna z pływającą bramką napięcie progowe 29 Reprogramowalne pamięci ROM (erasable programable EPROM) 30 Zapis przez umieszczenie ładunku elektronów w pływającej bramce. Bramka i dren polaryzowane są wysokim napięciem. Elektrony uzyskują w polu elektrycznym wysoką energię. Stają się gorące. Elektrony o dostatecznie wysokiej energii pokonują barierę energetyczną tlenku bramki i są wstrzykiwane do polikrzemu pływającej bramki. Kasowanie elektronom z pływającej bramki dostarczana jest energia przez oświetlenie ultrafioletem. Uzyskawszy odpowiednią energię elektrony mogą opuścić polikrzem pływającej bramki. Proces kasowania niewygodny przyrządy zastąpione zostały przez flash. 15
flash_1 Pamięci nieulotne flash 31 Zapis i kasowanie, to jest umieszczanie i usuwanie elektronów w polikrzemie pływającej bramki, w wyniku tunelowania Fowlera-Nordheima. flash_2 Pamięci nieulotne flash 32 4-bitowa komórka NAND pamięci flash 16
flash_3 Pamięci nieulotne flash 33 Programowanie flash_4 Pamięci nieulotne flash 34 17
35 Pamięci nieulotne flash charakterystyki tranzystorów Phase Change Memory Phase Change Memory (Temperatura topnienia) 36 Jeśli stopiony materiał ochłodzimy z dużą szybkością, otrzymamy strukturę amorficzną. Matriał wygrzewany poniżej temperatury topnienia przez odpowiednio długi czas krystalizuje otrzymujemy polikryształ. Alloy of Ge, Sb, Te has high resistivity in amorphous phase and low resistivity in polycrystalline phase. (Stop Ge, Sb, Te w postaci (fazie) amorficznej ma wysoką rezystywność, a w postaci (fazie) polikrystalicznej ma niską rezystywność.) rys: Ch. C. Hu, "Półprzewodniki, Nowoczesne rozwiązania w układach scalonych", Helion 2016, Ch. C. Hu, "Modern Semiconductor Devices for Integrated Circuits", Prentice Hall, 2010 18