Układ sterowania filtrem aktywnym i dynamicznym stabilizatorem napięcia. Katedra Automatyki i Robotyki, AGH, Kraków,

Układ sterowania filtrem aktywnym i dynamicznym stabilizatorem napięcia Katedra Automatyki i Robotyki, AGH, Kraków, 208-06-06.

Plan Prointerface - zespół Filtr aktywny zasada pracy, schemat W oraz 4W Architektura sterownika, czas rzeczywisty, generacja aplikacji Regulator Wyniki Dynamiczny stabilizator napięcia - zasada pracy, schemat, wyniki 2

Prointerface - zespół Katedry Energoelektroniki i Automatyki Systemów Przetwarzania Energii prof. dr hab. inż. Z. Hanzelka, dr inż. K. Chmielowiec dr. inż. A. Dziadecki., inż. J. Skotniczny (energoelektronika) dr inż. A. Firlit (APF), dr Inż. K. Piątek (DVR) Katedry Automatyki i Robotyki prof. dr hab. inż. W. Grega, dr inż. K. Kołek, dr inż. P. Piątek, dr inż. T. Dziwiński Elsta Elektronika Sp. z o.o. S.K.A., ul. Janińska 2, 2-020 Wieliczka

Filtr aktywny zasada pracy, schemat W oraz 4W 4

Filtr aktywny zasada pracy, schemat W oraz 4W Obciążenie: x50µf + 0.8mH gwiazda 5

Filtr aktywny zasada pracy, schemat W oraz 4W THD = σ n k=2 I k 2 I, THD l = [27.9 27.7 28.] %, THD s = [5. 5.6 5.] % 6

Filtr aktywny zasada pracy, schemat W oraz 4W Niesymetria 7

Filtr aktywny zasada pracy, schemat W oraz 4W 8

Filtr aktywny zasada pracy, schemat W oraz 4W L = 2 mh f = 4.629 khz T 0 = 68.6 µs 9

Filtr aktywny zasada pracy, schemat W oraz 4W U Labc = E b 2E a + E c U dc(d b 2d a + d c ) E a 2E b + E c U dc(d a 2d b + d c ) E a + E b 2E c U dc(d a + d b 2d c ) If abc t + T 0 = i a (t + T 0 ) i b (t + T 0 ) i c (t + T 0 ) = i a (t) T 0( 2E a E b E c + U dc(d b 2d a + d c ) ) L i b (t) + T 0( E a 2E b + E c i c (t) + T 0( E a + E b 2E c U dc(d a 2d b + d c ) ) L U dc(d a + d b 2d c ) ) L 0

Filtr aktywny zasada pracy, schemat W oraz 4W

Architektura sterownika, czas rzeczywisty, generacja aplikacji 2

-000-90 -820-70 -640-550 -460-70 -280-90 -00-0 80 70 260 50 440 50 620 70 800 890 980 Częstość Architektura sterownika, czas rzeczywisty, generacja aplikacji 6000 Min / Avg / Max: 8.9784 / 9.9992 / 0.246 2000 Min / Avg / Max: 9.9899 / 0.0002 / 0.0 800 5000 600 4000 400 200 000 000 800 2000 600 000 400 200 0 8.8 9 9.2 9.4 9.6 9.8 0 0.2 0.4 Period duration [ms] 0 9.98 9.985 9.99 9.995 0 0.005 0.0 0.05 Period duration [ms] QNX - okres 50µs 400 50 00 250 200 50 00 50 0 Odchylenie od okresu [ns]

Architektura sterownika, czas rzeczywisty, generacja aplikacji 4

Architektura sterownika, czas rzeczywisty, generacja aplikacji 5

Regulator f d a, d b, d c = If abc t + T 0 If refabc T Ifabc t + T 0 If refabc min f(d a, d b, d c ) d a, d b, d c If abc t + T 0 = i a (t) T 0( 2E a E b E c + U dc(d b 2d a + d c ) ) L i b (t) + T 0( E a 2E b + E c i c (t) + T 0( E a + E b 2E c L g = d a 0, g 2 = d a 0 g = d b 0, g 4 = d b 0 g 5 = d c 0, g 6 = d c 0 U dc(d a 2d b + d c ) ) L U dc(d a + d b 2d c ) ) 6

Regulator Warunki KT 6 f g j + μ d j = 0, i d i j= i = a, b, c μ j g j = 0, j =,, 6 7

Regulator Li a Li b Lid a + Lid b E a T 0 + E b T 0 Li a Li c Lid a + Lid c E a T 0 + E c T 0 0 T 0 U dc T 0 U dc Li a Li b Lid a + Lid b E a T 0 + E b T 0 Li b Li c Lid b + Lid c E b T 0 + E c T 0 0 T 0 U dc T 0 U dc Li a Li c Lid a + Lid c E a T 0 + E c T 0 Li b Li c Lid b + Lid c E b T 0 + E c T 0 0 T 0 U dc T 0 U dc T 0 U dc + Li a Li b Lid a + Lid b E a T 0 + E b T 0 T 0 U dc + Li a Li c Lid a + Lid c E a T 0 + E c T 0 T 0 U dc T 0 U dc T 0 U dc Li a + Li b + Lid a Lid b + E a T 0 E b T 0 T 0 U dc + Li b Li c Lid b + Lid c E b T 0 + E c T 0 T 0 U dc T 0 U dc T 0 U dc Li a + Li c + Lid a Lid c + E a T 0 E c T 0 T 0 U dc Li b + Li c + Lid b Lid c + E b T 0 E c T 0 T 0 U dc T 0 U dc 0 0 2Li c Li b Li a + Lid a + Lid b 2Lid c + E a T 0 + E b T 0 2E c T 0 2T 0 U dc 0 2Li b Li a Li c + Lid a 2Lid b + Lid c + E a T 0 2E b T 0 + E c T 0 2T 0 U dc 0 2Li a Li b Li c 2Lid a + Lid b + Lid c 2E a T 0 + E b T 0 + E c T 0 2T 0 U dc 0 0 0 0 0 0 0 0 0 0 0 2T 0 U dc 2T 0 U dc + Li a + Li b 2Li c Lid a Lid b + 2Lid c E a T 0 E b T 0 + 2E c T 0 2T 0 U dc + Li a 2Li b + Li c Lid a + 2Lid b Lid c E a T 0 + 2E b T 0 E c T 0 2T 0 U dc 2T 0 U dc 2Li a + Li b + Li c + 2Lid a Lid b Lid c + 2E a T 0 E b T 0 E c T 0 2T 0 U dc Li c Li a + Lid a Lid c + E a T 0 E c T 0 + T 0 U dc x T 0 U dc Li c Li b + Lid b Lid c + E b T 0 E c T 0 + T 0 U dc x T 0 U dc 0 0 x T 0 U dc + Li a + Li b 2Li c Lid a Lid b + 2Lid c E a T 0 E b T 0 + 2E c T 0 2T 0 U dc T 0 U dc + Li a + Li b 2Li c Lid a Lid b + 2Lid c E a T 0 E b T 0 + 2E c T 0 2T 0 U dc T 0 U dc + Li a 2Li b + Li c Lid a + 2Lid b Lid c E a T 0 + 2E b T 0 E c T 0 2T 0 U dc 0 0 T 0 U dc + Li a 2Li b + Li c Lid a + 2Lid b Lid c E a T 0 + 2E b T 0 E c T 0 2T 0 U dc T 0 U dc 2Li a + Li b + Li c + 2Lid a Lid b Lid c + 2E a T 0 E b T 0 E c T 0 2T 0 U dc 0 T 0 U dc 2Li a + Li b + Li c + 2Lid a Lid b Lid c + 2E a T 0 E b T 0 E c T 0 2T 0 U dc 0 0 0 0 8

Regulator f d a, d b, d c = If abc t + T 0 If refabc T Ifabc t + T 0 If refabc min f d a, d b,, d c = 0 d a, d b, If abc t + T 0 = i a (t) T 0( 2E a E b E c + U dc(d b 2d a ) ) L i b (t) + T 0( E a 2E b + E c U dc(d a 2d b ) ) L i c (t) + T 0( E a + E b 2E c U dc(d a + d b ) ) L g = d a 0, g 2 = d a 0 g = d b 0, g 4 = d b 0 9

Regulator d a d b = Li a Li c Lid a + Lid c E a T 0 + E c T 0 Li b Li c Lid b + Lid c E b T 0 + E c T 0 T 0 U dc T 0 U dc T 0 U dc + Li a 2Li b + Li c Lid a + 2Lid b Lid c E a T 0 + 2E b T 0 E c T 0 2T 0 U dc T 0 U dc 2Li a + Li b + Li c + 2Lid a Lid b Lid c + 2E a T 0 E b T 0 E c T 0 2T 0 U dc 0 2Li b Li a Li c + Lid a 2Lid b + Lid c + E a T 0 2E b T 0 + E c T 0 2T 0 U dc 2Li a Li b Li c 2Lid a + Lid b + Lid c 2E a T 0 + E b T 0 + E c T 0 2T 0 U dc 0 0 0 0 0 20

Regulator APF 4W U Labc = E b 4 E a 4 + E c 4 + U a 4 U b 4 U c 4 E a 4 E b 4 + E c 4 U a 4 + U b 4 U c 4 E a 4 + E b 4 E c 4 U a 4 U b 4 + U c 4 i a (t + T 0 ) i b (t + T 0 ) i c (t + T 0 ) = i a (t) T 0( E a 4 E b 4 E c 4 U a 4 + U b 4 + U c 4 ) L i b (t) + T 0( E a 4 E b 4 + E c 4 U a 4 + U b 4 U c 4 ) L i c (t) + T 0( E a 4 + E b 4 E c 4 U a 4 U b 4 + U c 4 ) L 2

Regulator APF 4W 2Lid a Li b Li c 2Li a + Lid b + Lid c + E a T 0 T 0 5T 0 7Li a + 4Li b Li c + 7Lid a 4Lid b + Lid c + 6E a T 0 5E b T 0 6T 0 5T 0 7Li a + 4Li b Li c + 7Lid a 4Lid b + Lid c + 6E a T 0 5E b T 0 6T 0 5T 0 7Li a Li b + 4Li c + 7Lid a + Lid b 4Lid c + 6E a T 0 5E c T 0 6T 0 5T 0 7Li a Li b + 4Li c + 7Lid a + Lid b 4Lid c + 6E a T 0 5E c T 0 6T 0 5T 0 + 5T 0 2Li a + 4Li b + 4Li c + 2Lid a 4Lid b 4Lid c + E a T 0 5E b T 0 5E c T 0 T 0 5T 0 + 5T 0 2Li a + 4Li b + 4Li c + 2Lid a 4Lid b 4Lid c + E a T 0 5E b T 0 5E c T 0 T 0 0T 0 2Li a + 4Li b + 4Li c + 2Lid a 4Lid b 4Lid c + E a T 0 5E b T 0 5E c T 0 T 0 0T 0 2Li a + 4Li b + 4Li c + 2Lid a 4Lid b 4Lid c + E a T 0 5E b T 0 5E c T 0 T 0 Lid a 2Li b Li c Li a + 2Lid b + Lid c + E b T 0 T 0 5T 0 + 4Li a 7Li b Li c 4Lid a + 7Lid b + Lid c 5E a T 0 + 6E b T 0 6T 0 5T 0 + 4Li a 7Li b Li c 4Lid a + 7Lid b + Lid c 5E a T 0 + 6E b T 0 6T 0 5T 0 Li a 7Li b + 4Li c + Lid a + 7Lid b 4Lid c + 6E b T 0 5E c T 0 6T 0 5T 0 Li a 7Li b + 4Li c + Lid a + 7Lid b 4Lid c + 6E b T 0 5E c T 0 6T 0 5T 0 + 5T 0 + 4Li a 2Li b + 4Li c 4Lid a + 2Lid b 4Lid c 5E a T 0 + E b T 0 5E c T 0 T 0 5T 0 + 5T 0 + 4Li a 2Li b + 4Li c 4Lid a + 2Lid b 4Lid c 5E a T 0 + E b T 0 5E c T 0 T 0 0T 0 + 4Li a 2Li b + 4Li c 4Lid a + 2Lid b 4Lid c 5E a T 0 + E b T 0 5E c T 0 T 0 0T 0 + 4Li a 2Li b + 4Li c 4Lid a + 2Lid b 4Lid c 5E a T 0 + E b T 0 5E c T 0 T 0 Lid a Li b 2Li c Li a + Lid b + 2Lid c + E c T 0 T 0 5T 0 + 4Li a Li b 7Li c 4Lid a + Lid b + 7Lid c 5E a T 0 + 6E c T 0 6T 0 5T 0 + 4Li a Li b 7Li c 4Lid a + Lid b + 7Lid c 5E a T 0 + 6E c T 0 6T 0 5T 0 Li a + 4Li b 7Li c + Lid a 4Lid b + 7Lid c 5E b T 0 + 6E c T 0 6T 0 5T 0 Li a + 4Li b 7Li c + Lid a 4Lid b + 7Lid c 5E b T 0 + 6E c T 0 6T 0 5T 0 + 5T 0 + 4Li a + 4Li b 2Li c 4Lid a 4Lid b + 2Lid c 5E a T 0 5E b T 0 + E c T 0 T 0 5T 0 + 5T 0 + 4Li a + 4Li b 2Li c 4Lid a 4Lid b + 2Lid c 5E a T 0 5E b T 0 + E c T 0 T 0 0T 0 + 4Li a + 4Li b 2Li c 4Lid a 4Lid b + 2Lid c 5E a T 0 5E b T 0 + E c T 0 T 0 0T 0 + 4Li a + 4Li b 2Li c 4Lid a 4Lid b + 2Lid c 5E a T 0 5E b T 0 + E c T 0 T 0 22

Regulator Człony heurystyczne: Przewidywanie sygnału okresowego Repetitive control (ok. 5% zakresu sterowania) 2

Wyniki - W - PI 24

Wyniki - W - KT 25

Wyniki - 4W - KT 26

Wyniki - 4W - KT 27

Filtr aktywny zasada pracy, schemat W oraz 4W - FCzŁ 28

Filtr aktywny zasada pracy, schemat W oraz 4W - FCzŁ ሶ Ia Ib Ic I2a I2b I2c I2n Uca Ucb Ucc Ucn = 4R + 4Rs R 0 0 4L 4L 4R + 4Rs 0 0 R 4L 4L 4R + 4Rs 0 0 R 4L 4L R R + Rs 0 0 L 2 0 0 0 R L 2 0 0 R 4L R 4L R 4L R 4L R 4L R 4L R 4L 4L 4L 4L 4L R 4L 4L 4L 4L 4L R 4L 4L 4L 4L 4L 0 0 0 0 0 0 L 2 L 2 R + Rs 0 0 0 0 0 L 2 L 2 R + Rs 0 0 0 0 L 2 L 2 R L 2 0 0 R L 2 R L 2 R L 2 0 0 0 C 0 0 0 C C 0 0 0 0 C C R + Rs L 2 0 0 0 0 0 0 0 0 0 0 0 0 C 0 0 0 0 0 0 L 2 0 0 0 0 0 Ia Ib Ic I2a I2b I2c I2n Uca Ucb Ucc Ucn + 0 0 0 4L 4L 4L 4L 4L 4L 0 0 0 4L 4L 4L 0 0 0 0 0 0 L 2 0 0 0 0 0 0 L 2 0 0 0 0 0 0 L 2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Ea Eb Ec Usa Usb Usc C C C 0 0 0 C 0 0 0 0 29

Filtr aktywny zasada pracy, schemat W oraz 4W - FCzŁ Regulator 4W FCzŁ 0

Filtr aktywny zasada pracy, schemat W oraz 4W - FCzŁ

Filtr aktywny zasada pracy, schemat W oraz 4W - FCzŁ Szeregowo z siecią 0.8 mh 2

Dynamiczny stabilizator napięcia - zasada pracy, schemat, wyniki

Dynamiczny stabilizator napięcia - zasada pracy, schemat, wyniki 4

Dynamiczny stabilizator napięcia - zasada pracy, schemat, wyniki 5

APF / DVR 6

APF / DVR 7

APF / DVR 8

Wady Brak dobrego regulatora dla wersji z FCzŁ PWM / nieliniowość Częstotliwość kluczowania przejście na węglik krzemu SiC lub azotek galu GaN Sprzęganie poprzez pamięć notatnikową 9