PROBLEMY PROJEKTOWE W PRECYZYJNEJ METROLOGII ODCINKÓW CZASU

Transkrypt

1 Konf. MWK 2001, Metrologia wspomagana komputerowo, Rynia, maja 2001, Tom 1, str PROBLEMY PROJEKTOWE W PRECYZYJNEJ METROLOGII ODCINKÓW CZASU Józef Kalisz 1, Ryszard Pełka 2, Ryszard Szplet 3 STRESZCZENIE Opisujemy główne metody i techniki stosowane do pomiaru odcinków czasu z rozdzielczością pikosekundową: metody konwersji czas-cyfra z ekspansją czasu, z przetwarzaniem czas-amplituda-cyfra, z cyfrową linią opóźniającą w wersji pojedynczej i noniuszowej, a także metody interpolacji dualnej oraz dwu- i wielostopniowej. Przedstawiamy metody adaptacyjnego ustalania odstępu czasu między kalibracjami oparte na zasadach filtracji cyfrowej oraz metody identyfikacji parametrów przetworników czasu z wykorzystaniem sztucznych sieci neuronowych. Opisujemy też metody identyfikacji i korekcji błędu nieliniowości przetworników czasu. Przedstawiamy główne technologie mikroelektroniczne wykorzystywane obecnie do realizacji układów do precyzyjnej metrologii odcinków czasu. Opisujemy programowalne matryce bramkowe FPGA i układy specjalizowane ASIC oraz przebieg procesów projektowania z tymi układami. ABSTRACT We describe the representative methods and techniques used for measurement of time intervals with picosecond resolution: methods of timeto-digital conversion using time streching, time-amplitude-digital conversion, direct time-digital conversion with digital delay line in the single and vernier versions, as well as dual interpolation and two- and multifold time converting methods. We describe adaptive methods based on digital filtering principles for calibration of precision time counters used for determination of time intervals between the successive calibration points. Examples of adaptive calibration with neural networks are also presented. An application of neural network for identification and correction of the nonlinearity error in time-to-digital converter is presented. We describe CMOS technologies used for developing of circuits for precision measurement of time intervals. Architectures of Field Programmable Gate Arrays and Application Specific Integrated Circuits are presented. Related design flows are also described. 1 prof. dr hab. inż., Wojskowa Akademia Techniczna, ul. Kaliskiego 2, Warszawa, jkalisz@wel.wat.waw.pl (autor rozdziału 2) 2 dr hab. inż., prof. WAT, Wojskowa Akademia Techniczna, rpleka@wel.wat.waw.pl (autor rozdziału 3) 3 dr inż., Wojskowa Akademia Techniczna, rszplet@wel.wat.waw.pl (autor rozdziału 4)

2 J. Kalisz, R. Pełka, R. Szplet 1. WSTĘP Za precyzyjne pomiary odcinków czasu generalnie uważa się takie pomiary, w których wartość skuteczna błędu losowego, wprowadzonego przez miernik czasu, jest mniejsza od jednej nanosekundy. W najlepszych miernikach, odpowiadających współczesnej wiedzy i technologii, osiąga się błąd losowy w zakresie od 10 do 200 ps. Urządzenia te stosuje się do badań naukowych (w fizyce jądrowej i astronomii), jak również w przemyśle (do pomiarów dynamicznych parametrów układów scalonych i testowania napędów dyskowych), w telekomunikacji (do pomiarów rozmycia czasowego sygnałów w sieciach telekomunikacyjnych) oraz w geodezji i technice wojskowej (do laserowych pomiarów odległości). W niniejszym tekście opisujemy główne metody i techniki stosowane do pomiaru odcinków czasu, z uwzględnieniem najnowszych technologii mikroelektronicznych. W szczególności opisujemy zastosowania technologii CMOS FPGA i ASIC oraz wirtualne mierniki czasu, realizowane w postaci kart komputerowych z odpowiednim oprogramowaniem. Podstawowe parametry techniczne mierników czasu są następujące: Zakres pomiarowy (ZP) Błąd losowy (s odchylenie standardowe obliczone z próbki statystycznej) Krok kwantyzacji (LSB Least Significant Bit, rozdzielczość przyrostowa) Wynik pomiaru odcinka czasu jest z reguły otrzymywany w postaci cyfrowej, więc miernik czasu można również określić jako przetwornik czasowo-cyfrowy (czas-cyfra, C/C). Zwyczajowo tą nazwą określa się tylko mierniki o niewielkim ZP, typowo nie przekraczającym 100 ns. Natomiast mierniki określane jako liczniki czasu mają znacznie większy ZP, sięgający dziesiątek sekund i więcej. 2. PRZEGLĄD METOD I TECHNIK POMIAROWYCH Omówienie klasycznych metod pomiaru odcinków czasu, znanych do początku lat siedemdziesiątych, zawarte jest w artykule przeglądowym [1]. Najprostszą metodą pomiaru odcinków czasu jest metoda licznikowa (rys. 1a). Impuls wejściowy o czasie trwania T uaktywnia proces liczenia w liczniku dwójkowym, na którego wejście zegarowe podany jest sygnał zegarowy CP o częstotliwości wzorcowej f o, czyli okresie T o = 1/f o. Wynik pomiaru określa się jako T p = nt o, gdzie n jest równoważnikiem dziesiętnym liczby dwójkowej Q na wyjściu licznika. Krok kwantyzacji jest równy LSB = T o, czyli osiągalna rozdzielczość jest limitowana przez częstotliwość f o. Błąd kwantyzacji jest równy ± T o /2, lecz błąd metody może sięgać ± T o, zależnie od wielkości mierzonego odcinka czasu (rys. 1b). Na przykład, stosując zegar o częstotliwości 100 MHz maksymalny błąd wynosi ± 10 ns. Dokładność pomiarów można znacznie polepszyć wykonując serię M pomiarów tego samego odcinka czasu T i stosując metodę uśredniania [2]. Warunkiem stosowania tej metody jest asynchroniczność mierzonych odcinków czasu względem sygnału zegarowego CP, czyli rozkład prawdopodobieństwa odcinka czasu między aktywnym zboczem sygnału CP i początkiem (lub końcem) mierzonego czasu T powinien być rozkładem jednostajnym. Powtarzając pomiary tego samego odcinka T otrzymuje się dwa wyniki T 1 i T 2, różniące się o okres T o. Przy danej liczności próbki N otrzymuje się te wyniki z licznościami odpowiednio N 1 i N 2. Wynik pomiaru oblicza się jako średnią ważoną: T p = (T 1 N 1 + T 2 N 2 )/( N 1 + N 2 ) (2.1)

3 Problemy projektowe w precyzyjnej metrologii odcinków czasu a) b) Rys. 1. Metoda licznikowa: a) układ licznika, b) sposób powstawania błędów natomiast maksymalny błąd losowy jest równy s max = T o /(2 N) (2.2) Przy N = 100 błąd losowy wyniku pomiaru jest już 10-krotnie mniejszy niż przy N = 1. Wadą metody jest to, że trzeba wielokrotnie powtarzać pomiary, co nie zawsze jest możliwe. Przy stosowaniu metody licznikowej nie należy sterować procesem liczenia przez bramkowanie sygnału zegarowego, gdyż powoduje to zwiększenie błędu pomiaru [2]. Licznik może być zrealizowany jako typowy układ szeregowy (asynchroniczny) lub równoległy (synchroniczny) o długości cyklu równej 2 m, gdzie m jest liczbą bitów licznika. Najprostszą budowę zapewnia licznik równoległy w postaci rejestru liniowego, realizowany przez rejestr przesuwający ze sprzężeniem zwrotnym przez bramkę XOR. Ma on długość cyklu równą 2 m 1, gdyż konwencjonalny stan zerowy licznika jest wykluczony (zawsze co najmniej jeden przerzutnik musi mieć stan logiczny 1 ). Pewną wadą jest konieczność przetwarzania nietypowego kodu wyjściowego licznika na naturalny kod dwójkowy. Aby osiągnąć lepszą dokładność pomiarów pojedynczych (bez uśredniania) stosuje się następujące metody konwersji C/C: a) metoda analogowej ekspansji czasu w połączeniu z metodą licznikową do pomiaru liniowo wydłużonego odcinka czasu, b) metoda przetwarzania czas/amplituda amplituda/cyfra (z przetwornikiem A/C), c) metoda noniusza z dwoma startowalnymi generatorami, d) metoda przetwarzania bezpośredniego z użyciem pojedynczej linii opóźniającej z odczepami, e) metoda noniusza z dwoma liniami opóźniającymi.

4 J. Kalisz, R. Pełka, R. Szplet Metody te są stosowane w dwu wariantach. W pierwszym wariancie dana metoda stosowana jest jednorazowo, umożliwiając budowę przetwornika C/C o niewielkim ZP ( ns). W drugim wariancie dana metoda konwersji jest stosowana dwukrotnie, zgodnie z zasadą interpolacji dualnej do pomiaru odcinków czasu (p. 2.2). Umożliwia to budowę licznika czasu o znacznie większym ZP, zależnie od potrzeb (na przykład 10 s). Miernik taki zawiera licznik dwójkowy, taktowany sygnałem zegarowym, oraz dwa przetworniki C/C, służące do polepszenia dokładności pomiarów. Wyjątek stanowi metoda noniusza ze startowalnymi generatorami (c), która w obydwu wariantach umożliwia osiągnięcie dużego ZP. 2.1 Metody do precyzyjnej konwersji czas-cyfra Klasyczna metoda analogowej ekspansji czasu (rys. 2) w pierwotnej wersji była realizowana jeszcze w technice lampowej. Układ realizujący tę metodę nazywa się ekspanderem czasu, analogicznie do wzmacniacza. Działa on w ten sposób, że w mierzonym odcinku czasu T kondensator C jest liniowo ładowany prądem I 1, a następnie jest on liniowo rozładowywany znacznie mniejszym prądem I 2 = I 1 /K, gdzie K jest współczynnikiem ekspansji. Czas rozładowania T r jest zatem proporcjonalnie wydłużony (T r = TI 1 /I 2 = TK). Łączny czas T m = T + T r jest mierzony przy użyciu metody licznikowej z efektywną rozdzielczością LSB = T o /(K + 1). Rys. 2. Zasada działania liniowego ekspandera czasu Pomijając błąd kwantyzacji, jeśli licznik zarejestrował n impulsów zegarowych, to wynik pomiaru jest równy nt o /(K + 1). Jak widać, jest to metoda podwójnej konwersji czas-czascyfra. Metoda ta była wykorzystywana m.in. do budowy precyzyjnych dalmierzy laserowych dla NASA (Leskovar i Turko [3,4], 1977, 1978). Następnie wprowadzono szereg udoskonaleń (m.in. Kalisz i in. [5], 1988; Räisänen-Ruotsalainen i in. [6], 1996). Przy użyciu tej metody uzyskuje się rozdzielczość powyżej 10 ps. Znaczne polepszenie (zmniejszenie) rozdzielczości stało się możliwe po wprowadzeniu dwustopniowej ekspansji czasu (Kalisz [7], 1982). W ten sposób, przy T o = 10 ns (f o = 100 MHz) i K = 10 4 uzyskano rozdzielczość równą 1 ps przy pomiarze pojedynczym, to znaczy bez uśredniania (Kalisz i in. [8,9], 1985, 1987). Jednakże najmniejszy błąd losowy, możliwy do uzyskania przy użyciu przetworników C/C, wynosi zazwyczaj 3 10 ps. Wynika to z nieidealnej nieliniowości przetwarzania, szumów elementów elektronicznych i wpływu zakłóceń. Tak więc główną zaletą ekstremalnie małych rozdzielczości jest pomijalnie mały błąd kwantyzacji. Wadą przetworników z ekspansją czasu jest długi czas konwersji, równy TK, co ogranicza maksymalną częstotliwość pomiarów. Skrócenie tego czasu umożliwia metoda interpolacji dwustopniowej (Turko [10,11], 1979,1980) oraz metoda interpolacji wielostopniowej (Kalisz i

5 Problemy projektowe w precyzyjnej metrologii odcinków czasu in. [12], 1986; Thang [13], 1990). Metody te są stosowane wyłącznie w licznikach czasu, pracujących na zasadzie interpolacji dualnej (p. 2.2). Rys. 3. Konwersja czas-amplituda-cyfra Najpopularniejsza jest metoda konwersji czas-amplituda-cyfra (rys. 3). Kondensator C jest ładowany liniowo w czasie T jak poprzednio, lecz uzyskane w ten sposób napięcie na kondensatorze jest przejściowo pamiętane i przetwarzane na postać cyfrową przez odrębny, scalony przetwornik A/C. Po zakończeniu konwersji kondensator jest szybko rozładowywany, przykładowo przez przewodzący tranzystor TR. Czas konwersji całego przetwornika C/C jest praktycznie równy czasowi konwersji użytego przetwornika A/C. Metoda ta została użyta z powodzeniem m.in. w liczniku czasu do satelitarnego dalmierza laserowego, opracowanego w WAT dla Centrum Astronomicznego PAN (Kalisz i in. [14,15], 1993, 1994) oraz w licznikach czasu opracowanych na Uniwersytecie w Oulu (m.in. Räisänen-Ruotsalainen i in. [16], 1997; Määttä i Kostamovaara [17], 1998), a także w liczniku komercyjnym (SR620, Stanford Research Laboratories). Ponieważ dostępne są scalone przetworniki A/C o bardzo wysokiej rozdzielczości, zatem można również uzyskać wysoką rozdzielczość przy pomiarze czasu. W praktyce uzyskuje się rozdzielczości w zakresie 1 20 ps. Przetworniki czas-amplituda w połączeniu z wielokanałowymi analizatorami amplitudy są od wielu lat powszechnie stosowane w badaniach fizycznych (w szczególności w fizyce jądrowej) jako jedne z podstawowych narzędzi badawczych w spektroskopii czasowej o wysokiej precyzji [1]. Przykład takiego urządzenia jest opisany w [18]. Inną klasyczną metodą do precyzyjnych pomiarów odcinków czasu jest metoda noniusza, zwana również metodą cyfrowej ekspansji czasu (Baron [19], 1957; Lefevre i Russel [20], 1959; Barton i King [21], 1971). W podstawowej konfiguracji przetwornika noniuszowego (rys. 4) stosuje się dwa startowalne generatory o niewiele różniących się od siebie częstotliwościach f 1 = 1/T 1 i f 2 = 1/T 2, przy czym różnica okresów T 1 T 2 = r > 0 jest rozdzielczością pomiaru. Każdy generator startowalny jest uruchamiany synchronicznie ze zboczem wiodącym sygnału wejściowego, odpowiednio START i STOP. Wykrycie koincydencji zboczy impulsów z tych generatorów oznacza koniec konwersji. W licznikach L1 i L2 są wtedy zapamiętane liczby odpowiednio n 1 i n 2. Pomijając błąd kwantyzacji, wynik pomiaru określa się jako T = (n 1 1)T 1 (n 2 1)T 2 = (n 1 n 2 )T 1 + (n 2 1)r (2.3) Jeśli T < T 1, to n 1 = n 2 i T = (n 2 1)r, czyli wystarczy wtedy tylko jeden licznik. Maksymalny czas konwersji jest równy n 2max T 2 = T 1 T 2 /r. Na przykład, przy T 1 = 10 ns i T 2 = 9,9 ns (r = 100 ps) czas ten wynosi 990 ns.

6 J. Kalisz, R. Pełka, R. Szplet a) b) Rys. 4. Metoda noniusza: a) schemat blokowy przetwornika noniuszowego (SG1, SG2 generatory startowalne, L1, L2 liczniki, DF detektor fazy); b) przykładowe przebiegi czasowe Przy użyciu opisanej metody noniuszowej można uzyskać rozdzielczość poniżej 100 ps. Aveynier i Van Zurk ([22], 1970) wykazali jednak, że po odpowiednich usprawnieniach można osiągnąć rozdzielczość równą 1 ps. Aby uzyskać dobrą dokładność pomiaru metodą noniuszową należy zapewnić wysoką dokładność i stabilność częstotliwości obydwu startowalnych generatorów, co zwłaszcza przy pomiarach dłuższych odcinków czasu stanowi trudny problem techniczny. Dlatego w takich przypadkach preferuje się metodę interpolacji dualnej z dwoma noniuszami, która jest omówiona w p Koncepcyjnie prostą konwersję C/C można zrealizować wykorzystując linię opóźniającą z odczepami. Początkowo wykorzystywano do tego celu kable współosiowe. Postęp technologii mikroelektronicznych umożliwił realizację metod konwersji C/C, wykorzystujących scalone linie opóźniające. Najprostszy przykład pokazuje rys. 5. Linię opóźniającą stanowi łańcuch N przerzutników zatrzaskowych (latch), które w stanie początkowym są otwarte (STOP = H) i wyzerowane (gdyż START = L). Narastające zbocze sygnału START propaguje się przez kolejne zatrzaski z opóźnieniem jednostkowym τ do chwili gdy pojawi się zbocze opadające sygnału STOP, co powoduje zatrzymanie propagacji i zatrzaśnięcie stanu wszystkich przerzutników. Mierzony odcinek czasu T wyraża się przez sumę opóźnień tych przerzutników, w których został zapamiętany poziom H, czyli T = kτ,

7 Problemy projektowe w precyzyjnej metrologii odcinków czasu Rys. 5 Przetwornik czas-cyfra z pojedynczą linią opóźniającą gdzie k jest najwyższą pozycją przerzutnika z Q k = H. Kod dwójkowy na wyjściach przerzutników określa się jako termometryczny, w analogii do wskazania klasycznego termometru. Możliwa do uzyskania rozdzielczość LSB = τ zależy od użytej technologii. W konwerterze wykonanym w technologii CMOS ASIC [Arai i Ohsugi [23], 1988) otrzymano rozdzielczość równą 770 ps. Jak widać, użycie linii opóźniającej z odczepami umożliwia bezpośrednią konwersję czascyfra, to znaczy bez konwersji pośrednich. Czas konwersji w pokazanym przykładzie jest pomijalnie mały i dlatego przetworniki tego typu określa się jako błyskowe (flash). Czas martwy jest równy czasowi zerowania linii po odczycie. Przy zerowaniu szeregowym (po ustawieniu START = L) jest on równy Nτ, a przy zerowaniu równoległym (wykorzystaniu wejść zerujących przerzutników) staje się on również pomijalnie mały. Można zauważyć, że użycie linii opóźniającej z odczepami do konwersji C/C jest analogiczne użyciu zwykłej metody licznikowej, pod warunkiem że zastosuje się w niej startowalny zegar. Na przykład, linia z komórkami o opóźnieniu τ = 2 ns jest równoważna licznikowi ze startowalnym zegarem o częstotliwości 500 MHz. Liczba komórek linii (N) jest jednak znacznie większa od liczby przerzutników (n) równoważnego licznika (N = 2 n ). Znacznie łatwiej jest również zwiększyć ZP w liczniku. Aby dwukrotnie zwiększyć ZP, w liczniku wystarczy dodać jeden przerzutnik (n = n + 1), podczas gdy długość równoważnej linii opóźniającej trzeba zwiększyć dwukrotnie (N = 2 n + 1 ). Znacznie lepszą rozdzielczość można uzyskać stosując do konwersji C/C dwie linie o różnych opóźnieniach komórek (Genat i Rossel [24], 1984; Rahkonen i Kostamovaara [25], 1993). Pierwszy taki przetwornik czas-cyfra w technologii CMOS FPGA opracowano w WAT (Kalisz [26], 1994; Kalisz i in. [27], 1997). Uproszczony schemat logiczny tego przetwornika jest pokazany na rys. 6, a schemat komórki opóźniającej ilustruje rys. 7. Każda komórka zawiera dwa elementy opóźniające: bufor nieodwracający B o opóźnieniu τ 2 i przerzutnik zatrzaskowy L o opóźnieniu τ 1 > τ 2. Przetwornik tworzą zatem dwie N-bitowe linie opóźniające o różnych opóźnieniach (różnicowe). Zbocze narastające sygnału IN, wyznaczające początek mierzonego odcinka czasu, propaguje się swobodnie poprzez kolejne przerzutniki L tak długo, dopóki na ich wejściach /C jest poziom L. Narastające zbocze sygnału /EN, wyznaczające koniec mierzonego odcinka, propaguje się w łańcuchu buforów o mniejszych opóźnieniach i w końcu dogania zbocze sygnału IN. Dalsza transmisja sygnału IN staje się więc niemożliwa i proces konwersji się kończy. Rozdzielczość przetwornika jest równa LSB = τ 1 τ 2, a maksymalny czas konwersji wynosi Nτ 1. Dzięki lokalnym pętlom sprzężenia zwrotnego (np. z Q2 na R(L1) itd.) po zakończeniu konwersji tylko jeden (k-ty) zatrzask w linii ma na wyjściu stan H, a pozostałe mają na wyjściach poziom L (kod dwójkowy 1 z N ). Pozwala to na łatwe dekodowanie stanu przetwornika czyli wyniku pomiaru: T = k(τ 1 τ 2 ). Maksymalny czas konwersji wynosi Nτ 1. Podobne rezultaty można otrzymać stosując jedną linię opóźniającą MOS ze ścieśnianiem impulsu (pulse-shrinking line, Rahkonen i Kostamovaara [25], 1993). Przy zastosowaniu technologii CMOS ASIC 1,2 µm uzyskano rozdzielczość 780 ps (Räisänen-Ruotsalainen i in. [28], 1995).

8 J. Kalisz, R. Pełka, R. Szplet Rys. 6. Schemat logiczny przetwornika czas-cyfra z dwoma liniami opóźniającymi o różnych opóźnieniach jednostkowych (noniuszową linią opóźniającą) [26, 27] Rys. 7. Schemat noniuszowej komórki opóźniającej w strukturze CMOS FPGA [26, 27] Można zauważyć, że opisana metoda konwersji C/C z różnicowymi liniami opóźniającymi jest analogiczna do opisanej wcześniej metody noniusza z dwoma startowalnymi generatorami. Opóźnienia τ 1 i τ 2 mają swoje odpowiedniki w postaci okresów T 1 i T 2. Dlatego metodę konwersji C/C z różnicowymi liniami opóźniającymi nazywa się również metodą noniusza z liniami opóźniającymi lub metodą noniuszowej linii opóźniającej. W ulepszonym przetworniku z noniuszową linią opóźniającą, wykonanym w technologii FPGA, uzyskano rozdzielczość 100 ps (Szplet i in. [29], 2000). Wprowadzenie niewielkich zmian napięcia zasilającego układ FPGA przez zewnętrzną pętlę DLL (Delay-Locked Loop) umożliwiło polepszenie stabilności temperaturowej i zmniejszenie błędu losowego przetwornika (Kalisz i in. [30], 2000). W przetworniku wykonanym w technologii CMOS ASIC 0,7 µm (Dudek i in. [31], 2000) zastosowano komórki opóźnieniowe o tej samej

9 Problemy projektowe w precyzyjnej metrologii odcinków czasu konfiguracji logicznej co w [29] i osiągnięto rozdzielczość 30 ps. Dzięki wprowadzeniu nowego projektu pętli DLL uzyskano znakomitą stabilizację rozdzielczości. 2.2 Metoda interpolacji dualnej Opisane powyżej metody i przetworniki mają niewielki ZP, to znaczy mniejszy niż 100 ns (poza metodą licznikową). Aby uzyskać duży ZP, w precyzyjnych licznikach czasu stosuje się metodę interpolacji dualnej. W klasycznej metodzie licznikowej (rys. 1) błąd może sięgać ± T o. Aby wyeliminować ten błąd, w metodzie interpolacji dualnej wprowadza się synchronizację licznika impulsów zegara i interpolację pomiędzy sąsiednimi impulsami zegarowymi na początku i końcu mierzonego odcinka czasu. W tym celu stosuje się dwukrotnie jedną z opisanych wyżej metod do precyzyjnej konwersji C/C. Metoda interpolacji dualnej została najpierw opracowana z użyciem konwersji noniuszowej, czyli cyfrowej ekspansji czasu (Baron [19], 1957), a następnie z użyciem analogowej ekspansji czasu (Nutt [32], 1968). Metoda Barona została ulepszona, nazwana metodą podwójnego noniusza (dual vernier) i zrealizowana przy użyciu nowoczesnej technologii w komercyjnym liczniku czasu (Chu i in. [33], 1978). Istotnym ulepszeniem jest zastosowanie zamiast generatorów startowalnych dwu generatorów wolnobieżnych, stabilizowanych przez pętle PLL (Phase-Locked Loop) i generator wzorcowy. Generatory te są chwilowo zatrzymywane (i pętle PLL wyłączane), a następnie startowane z nowymi fazami, odpowiednio do wejściowych sygnałów START i STOP licznika. Po pewnym czasie, gdy zostaną wykryte koincydencje w detektorach fazy pętli PLL, pętle te zostają włączone ponownie, zapewniając wysoką dokładność pomiaru nawet przy bardzo długich odcinkach czasu. W komercyjnym liczniku czasu HP5370B, przy użyciu firmowych, scalonych układów generacyjnych uzyskano w ten sposób rozdzielczość 20 ps, błąd losowy poniżej 50 ps i zakres pomiarowy 10 s. Rys. 8. Metoda interpolacji dualnej Nutta Rys. 8 ilustruje analogiczną i szeroko stosowaną metodę Nutta. Polega ona na rozkładzie mierzonego odcinka czasu na trzy części, z których dwie (na początku i na końcu mierzonego odcinka czasu) są mierzone przez dwa odrębne przetworniki C/C, a odcinek środkowy jest sumą całkowitej liczby okresów generatora wzorcowego: T = N A τ A + N C T o N B τ B (2.4) W oparciu o tę metodę opracowano w wielu ośrodkach różne odmiany precyzyjnych liczników czasu. W odróżnieniu od metody Barona jest ona stosunkowo łatwo realizowalna nawet w przeciętnych warunkach laboratoryjnych. Najpierw powszechnie stosowano do

10 J. Kalisz, R. Pełka, R. Szplet konwersji C/C ekspandery czasu [3-14, 29], później przetworniki czas-amplituda i przetworniki A/C [15-18], a ostatnio przetworniki ze scalonymi liniami opóźniającymi [34, 35]. Niektóre uzyskane rezultaty ilustruje tabela 1. Szczegółowa analiza metody Nutta i związanych z nią błędów zawarta jest w [9]. Jednym z wykrytych zjawisk jest powtarzalność zmian błędu losowego, będącego wynikiem nieliniowości użytych przetworników C/C, w odstępach równych okresowi zegara. Tabela 1. Zestawienie parametrów interpolacyjnych liczników czasu, wykorzystujących metodę Nutta (LSB rozdzielczość, s błąd losowy (estymator odchylenia standardowego), ZP zakres pomiarowy) Źródło LSB [ps] s [ps] ZP Turko [11] 19, ,8 µs Määttä, Kostamovaara [13] ,55 µs Kalisz, Pawłowski, Pełka [15 ] 3 < 30 21,47 s Räisänen-Ruotsalainen, Rahkonen, 156 < 150 2,5 µs Kostamovaara [6] Kalisz, Pawłowski, Pełka [9] 1 < 20 1 ms Kalisz, Szplet, Pełka, Poniecki [34] (130*) 43 s Mäntyniemi, Rahkonen, µs Kostamovaara [35] Szplet, Kalisz, Szymanowski [29] (70*) 43 s * po programowej korekcji błędów nieliniowości Nowatorski projekt licznika czasu, wykonanego w technologii CMOS ASIC, opisał Mäntyniemi ([35], 1999). Układ wykorzystuje metodę dwustopniowej interpolacji dualnej. W każdym z dwu torów wejściowych są dwa połączone kaskadowo przetworniki błyskowe (flash) z liniami opóźniającymi, przeznaczone do pomiaru zgrubnego i dokładnego. Linia opóźniająca pierwszego stopnia interpolacji jest objęta pętlą DLL, stabilizowaną przez zegar wzorcowy 85 MHz. Uzyskano rozdzielczość równą 92 ps i bardzo dobrą stabilność temperaturową. Do oceny błędu losowego, wprowadzanego przy pomiarze odcinków czasu T przez wzorcowe generatory zegarowe, można wykorzystać miarę wariancji Allana σ 2 y (τ), której wartość jest podawana liczbowo dla wysokojakościowych wzorców częstotliwości. Odchylenie standardowe wyniku pomiaru można obliczyć ze wzoru (Kalisz [36], 1988) gdzie τ jest okresem uśredniania przy definicji wariancji Allana. 2.3 Problemy projektowe σ T σ y (τ) (Tτ) (2.5) Błędy konwersji C/C, wprowadzane przez przetworniki pomiarowe C/C, są analogiczne do błędów charakterystycznych dla innych przetworników A/C. Są to: błąd zera, błąd zakresu, błąd nieliniowości przetwarzania, błąd kwantyzacji. Wymienione błędy zmieniają się również przy zmianie temperatury otoczenia i wskutek procesu starzenia. W interpolacyjnych licznikach czasu, w których użyte są dwa przetworniki C/C (z ich błędami), określane są

11 Problemy projektowe w precyzyjnej metrologii odcinków czasu błąd zera, błąd losowy, błąd kwantyzacji. Błąd zera (przesunięcie początkowe, offset) i błąd zakresu są błędami systematycznymi, które można zminimalizować przy użyciu kalibracji ręcznej lub automatycznej. W tym celu tradycyjnie stosuje się strojenie przy użyciu odpowiednich wzorców, czyli regulację odpowiednich elementów przetwornika (np. potencjometrów) aby uzyskać założone wartości na początku i końcu skali przetwornika (np. 0,0 ns i 100,0 ns). Są to czynności zazwyczaj czasochłonne i kłopotliwe, jeśli występuje potrzeba ich częstego powtarzania. Dlatego w precyzyjnych przetwornikach częściej stosuje się identyfikację bieżących wartości przesunięcia początkowego i skali, co pozwala również na obliczenie bieżącej wartości kroku kwantyzacji (LSB). Metody autokalibracji precyzyjnych liczników czasu były przedmiotem wszechstronnych badań w Zakładzie Techniki Cyfrowej WAT [8,9,14,15,27,34,37,39]. W szczególności Rys. 9. Metoda synchronicznego przesuwania fazy do autokalibracji miernika czasu z interpolacją dualną Nutta: a) schemat blokowy licznika, b) identyfikacja współczynnika ekspansji K w każdym z dwu przetworników C/C, c) określenie optymalnej fazy w końcu procesu kalibracji

12 J. Kalisz, R. Pełka, R. Szplet metoda synchronicznego przesuwania fazy [8] jest do dnia dzisiejszego najdokładniejszą metodą automatycznej kalibracji przetworników C/C w interpolacyjnych licznikach czasu wykorzystujących metodę Nutta [9]. W tym celu (rys. 9) wprowadza się precyzyjne przesuwanie fazy synchronizowanych z zegarem impulsów kalibracyjnych wokół punktu zmiany fazy w interpolatorach. W wyniku iteracyjnego badania rozkładu próbki kalibracyjnej o liczności N na składowe n H i n L, oraz korygowania kolejnych kroków przesuwania fazy, po zrównaniu liczności tych składowych można obliczyć wielkości współczynników ekspansji z dużą dokładnością (10-4 ). W [14,15,39] są opisane udoskonalenia, związane z wprowadzeniem automatycznego wyboru częstości powtarzania autokalibracji przy wykorzystaniu metod adaptacyjnych, opisanych niżej w p. 3. Błąd nieliniowości przetwarzania C/C jest dominującym źródłem błędów przy precyzyjnych pomiarach odcinków czasu. Po wyczerpaniu możliwości korekty układowej przetwornika pozostaje możliwość korekty programowej. W tym celu wykonuje się identyfikację błędu nieliniowości przetwornika w zakresie pomiarowym. Otrzymany wektor danych jest następnie wykorzystywany podczas pomiarów użytkowych do odpowiedniej korekty wyniku. Identyfikację błędu nieliniowości przetwornika C/C wykonuje się przy użyciu znanej metody statystycznej, opisanej m.in. w [9,15,37]. Przy użyciu generatora wytwarzającego Poissonowski ciąg impulsów (losowo rozłożonych w czasie), wykonuje się odpowiednio dużą liczbę N pomiarów w M kanałach, aby losowy błąd zawartości n każdego kanału w mierzonym rozkładzie był wystarczająco mały. Wartość względna tego błędu jest w przybliźeniu równa 1/ n. W idealnym przypadku zawartość każdego kanału powinna być równa n s = N/M (2.6) natomiast w realnym przypadku, w kanale i występuje błąd liniowości określany jako nieliniowość różnicowa: l i = (n i n s )/n s (2.7) Nieliniowość sumacyjna w odniesieniu do kanału j wynosi L j = j i i= 1 l / M (2.8) Do oceny błędu liniowości wybiera się maksymalną wartość L j max (1 j M). Rys. 10. Błąd losowy licznika czasu z interpolacją dualną Nutta, z i bez korekcji nieliniowości przetworników C/C [34]

13 Problemy projektowe w precyzyjnej metrologii odcinków czasu Zebranie wektora M wartości L j umożliwia wprowadzenie odpowiedniej korekty podczas pomiarów. Efektywność tej metody jest szczególnie widoczna w licznikach czasu z interpolacją dualną, gdzie dokonuje się korektę w dwu przetwornikach. W takich przypadkach błędy liniowości przetworników stanowią główne źródła błędu losowego licznika. Błąd ten jest obliczany jako estymator odchylenia standardowego z próbki pomiarowej dla stałego odcinka czasu T, na przykład opóźnienia kabla współosiowego (rys. 10 [34]). Wektory korekcyjne mogą być przechowywane w pamięci stałej EEPROM licznika albo w pliku wchodzącym w skład towarzyszącego oprogramowania. Opisana metoda korekcji staje się mniej skuteczna przy temperaturze otoczenia różnej od tej, przy której był tworzony wektor korekcyjny. Znaczne zmniejszenie tej zależności od temperatury osiąga się przez zastosowanie stabilizującej pętli DLL [30]. Błąd zera w licznikach czasu można łatwo i szybko skompensować wykonując serię pomiarów odcinka czasu T = 0 (przy zwartych wejściach START i STOP). Wartość średnia wyników z tej serii stanowi błąd systematyczny, odejmowany od wyników pomiarów użytkowych podczas ich obliczania. Rys. 11. Zniekształcenie rozkładu statystycznego wyników pomiarów spowodowane przez zakłócenia Zakłócenia występujące podczas precyzyjnych pomiarów odcinków czasu mogą w istotny sposób pogorszyć dokładność wyników. Jeżeli wykonuje się pomiary seryjne, to rozkład statystyczny wyników może mieć przykładową postać pokazaną na rys. 11. Wyniki zakłócone, ulokowane na ogonach rozkładu, mogą znacząco pogorszyć dokładność wartości średniej, w porównaniu z rozkładem niezakłóconym. W ten sposób powstaje błąd położenia. Aby zmniejszyć ten błąd, stosuje się specjalne metody przetwarzania wyników z próbki, określane jako metody silnej lub odpornej (na zakłócenia) estymacji (robust estimation). Błąd położenia (ps) RF Liczność próbki Numer próbki Metody Hampela Andrewsa Tukeya Metoda filtracji okienkowej Metoda klasyczna Rys. 12. Błąd położenia obliczony dla 32 próbek z wykorzystaniem znanych M-estymatorów i nowej metody filtracji okienkowej [38] (RF - poziom referencyjny, bez zakłóceń)

14 J. Kalisz, R. Pełka, R. Szplet Szczególnie wydajna jest metoda filtracji okienkowej (Poniecki [38], 1999). Rys. 12 ilustruje zmniejszenie błędu położenia przy użyciu tej metody, w porównaniu z innymi, znanymi M-estymatorami Hampela, Andrewsa i Tukeya. Pomiary były wykonywane przy wprowadzaniu sztucznych zakłóceń do interpolacyjnego licznika czasu o rozdzielczości 1 ps. Rys. 13. Schemat blokowy wirtualnego licznika czasu i częstotliwości T-2000 [40] Opisany poprzednio scalony licznik czasu, wykonany w technologii CMOS FPGA [34], został wykorzystany do budowy w Zakładzie Techniki Cyfrowej WAT wirtualnego licznika czasu i częstotliwości w postaci komputerowej karty z interfejsem ISA [40], o oznaczeniu typu T Schemat blokowy licznika pokazuje rys. 13. Dzięki zastosowaniu komparatorów z programowo ustalanymi progami komparacji możliwy jest również pomiar czasów narastania i opadania impulsów wejściowych. Rys. 14. Błąd losowy wirtualnego licznika czasu i częstotliwości T-2000 Pomiar odcinków czasu realizowany jest w zakresie od 0 do 43 sekund z rozdzielczością 200 ps i błędem losowym poniżej 200 ps przy mierzonych odcinkach czasu poniżej 10 ms (rys. 14). Wzrost tego błędu przy dłuższych odcinkach czasu wywołany jest przez szum fazowy zastosowanego generatora zegarowego [36,40]. Jak widać, przy zastosowaniu lepszych generatorów, użytych w miernikach komercyjnych, uzyskuje się odpowiednio lepsze

15 Problemy projektowe w precyzyjnej metrologii odcinków czasu wyniki. Częstotliwość jest mierzona w zakresie od 0,1 Hz do 1,1 GHz, dzięki dodatkowemu dzielnikowi częstotliwości. Rys. 15 ilustruje przykład interfejsu użytkownika, realizowany programowo na komputerze PC [41]. Układ scalony FPGA z licznikiem czasu i opisana karta wirtualnego licznika czasu T-2000 (z oprogramowaniem) są dostępne komercyjnie. Rys. 15. Przykład wirtualnej płyty czołowej miernika czasu i częstotliwości T-2000 Należy się spodziewać, że w najbliższych latach, przy użyciu nowoczesnych technologii CMOS ASIC, będzie osiągnięta rozdzielczość przetworników C/C poniżej 10 ps. Możliwość uzyskania 5 ps była już sygnalizowana w [31]. W technologii CMOS FPGA obecnie uzyskiwana rozdzielczość jest na poziomie 100 ps [29] i nie wydaje się, aby w najbliższych latach poziom ten został znacząco obniżony. Wirtualne liczniki czasu o dużej precyzji, z zasady przeznaczone do profesjonalnych zastosowań, będą budowane z interfejsami PCI, Compact PCI i PXI. Ostatnie dwa standardy są szczególnie predystynowane do stosowania w aparaturze do badań naukowych i w przemyśle, wraz z oprogramowaniem na platformie LabView (National Instruments). 3. ADAPTACYJNE METODY KALIBRACJI W przypadku mierników odstępów czasu o największej osiągalnej obecnie dokładności tradycyjne metody kalibracji są niewystarczające. W związku z tym opracowano metody automatycznej kalibracji wykorzystujące algorytmy adaptacyjne, w tym między innymi sztuczne sieci neuronowe. Celem kalibracji jest identyfikacja aktualnych charakterystyk przejściowych przetworników C/C w mierniku odstępów czasu. Najprostsze metody stosują liniową aproksymację charakterystyk i wyznaczają tylko jej nachylenie lub związane z tym nachyleniem parametry (np. współczynnik konwersji czasu K lub średnią szerokość kanału pomiarowego). W bardziej zaawansowanych algorytmach kalibracji wykonuje się dokładniejszą identyfikację charakterystyk z uwzględnieniem ich nieliniowości, korzystając z metody statystycznej przedstawionej w p. 2.3.

16 J. Kalisz, R. Pełka, R. Szplet x K Współczynnik ekspansji * Czas trwania sesji t [h] Rys. 16. Ilustracja dryfu charakterystyki przetwornika C/C. Wynik pomiaru współczynnika ekspansji K w ciągu godzinnej sesji pomiarowej, przy użyciu interpolatora odstępów czasu z analogowym ekspanderem [42] W rzeczywistych miernikach odstępów czasu jedną z ważnych przyczyn błędów pomiaru jest dryf charakterystyk przetworników C/C. W niektórych rodzajach mierników, na przykład pracujących na zasadzie analogowej ekspansji czasu lub konwersji czas-amplituda-cyfra, jest to dominujące źródło błędów pomiarowych (rys. 16). W takim przypadku niezbędne jest powtarzanie kalibracji w odpowiednio dobranych odstępach czasu. W tym celu również korzysta się z metod adaptacyjnych. 3.1 Metody adaptacyjnej estymacji błędu długoczasowego Rozważane metody należy z formalnego punktu widzenia zaliczyć do metod aproksymacji stochastycznej. Wykorzystano w nich elementy metod identyfikacji oparte na cyfrowej filtracji i predykcji parametrów charakterystyk traktowanych jak procesy stochastyczne. Stosowane są również metody predykcji wartości procesu z wykorzystaniem sieci neuronowych. Większość starszych prac poświęconych estymacji dryfu wykorzystuje dekompozycję procesu opisującego dryf na składową deterministyczną i losową. Identyfikację składowej deterministycznej wykonuje się metodą wygładzania lub filtracji. Interesujące omówienie zarysu historycznego tych metod zawiera praca Sorensona [43], w której dokonano przeglądu metod najmniejszej sumy kwadratów od czasów Gaussa do najnowszych aplikacji filtrów Kalmana. Podstawą współczesnych metod identyfikacji i predykcji charakterystyk systemów pomiarowych jest fundamentalna praca Wienera z 1949 roku [44]. Mimo że dotyczy ona procesów stacjonarnych, jej wyniki zostały z powodzeniem uogólnione i przeniesione na wiele zagadnień związanych z filtracją i predykcją procesów niestacjonarnych. Najprostsze metody analizy dryfu wykorzystują aparat statystyki matematycznej i są znane jako metody wyznaczania i eliminacji trendu. Wśród nich znaczną popularność uzyskała tzw. metoda korelacji rangowej Spearmana pozwalająca wyznaczyć trend na podstawie N wartości procesu tworzących szereg czasowy x(t 1 )... x(t N ). Wartości te ustawia się w kolejności rosnącej. Przez {k n } oznacza się ciąg indeksów uporządkowanego w ten sposób szeregu. Współczynnik korelacji rangowej Spearmana jest określony wzorem: r s = 6 /{N(N 2 1) (k n n) n 2 (3.1)

17 Problemy projektowe w precyzyjnej metrologii odcinków czasu Wartość współczynnika równa zero oznacza, że proces nie wykazuje trendu, wartości w pobliżu 1 wskazują, że proces ma tendencję rosnącą, zaś wartość w pobliżu 1 oznacza trend malejący. Uzupełnienie podobnych wzorów znanymi z analizy matematycznej wzorami ekstrapolacyjnymi pozwala tworzyć różne warianty predyktorów statystycznych. Przykłady zastosowań takich metod do predykcji dryfu termicznego w systemie pomiarowym omówiono w pracy [45]. Współczesne metody estymacji parametrów opisywanych procesami stochastycznymi koncentrują się na zastosowaniach liniowej lub nieliniowej filtracji cyfrowej, często z samoczynnym (adaptacyjnym) doborem parametrów filtru. Przyjmuje się w nich dwa sposoby reprezentacji analizowanych procesów: z czasem ciągłym, gdy proces {x(t)} jest przedstawiany jako zbiór sygnałów stochastycznych będących jego realizacjami, albo z czasem dyskretnym, gdy realizacje zastępuje się szeregami czasowymi. W zastosowaniach praktycznych przydatne jest drugie podejście, w którym estymacja procesu odbywa się na podstawie próbkowania w równych odstępach czasu. Konieczność utrzymywania stałego odstępu czasu między kolejnymi momentami próbkowania wartości realizacji x(t) jest tak samo fundamentalna w klasycznej teorii filtracji, jak leżąca u jej podstaw teoria metod najmniejszej sumy kwadratów [44]. Estymacja dryfu na podstawie wyników kalibracji x*(t k ) wykonywanej w równych odstępach czasu t oznacza przyjęcie zasady, że kalibracja jest nadrzędna w stosunku do pomiarów użytkowych. Nawet jeśli wartość dryfu w momencie czasu t k+1 jest przewidywana na podstawie poprzednich wyników kalibracji, to algorytm predykcji i tak wymaga wykonania kalibracji w chwili t k+1, by móc wykonać predykcję wartości procesu w chwili t k+2. Miernik jest więc zablokowany na czas wykonania kalibracji w odstępach czasu t, niezależnie od tego czy predykcja jest wykorzystywana, czy też nie. Korzyść z predykcji na odległość t, opartej na równoodległych punktach kalibracyjnych występuje tylko wtedy, gdy godzimy się na zaniechanie kalibracji w punkcie t k+1, by móc zmierzyć pojawiające się w tej chwili impulsy wejściowe. Zaniechanie kalibracji powoduje jednak utratę zdolności algorytmu do predykcji. Zdolność ta może być odzyskana dopiero po pewnym czasie, i to przy założeniu, że nie nastąpią kolejne zaniechania kalibracji. Z drugiej strony, rezygnacja z równomiernego próbkowania jest niezwykle atrakcyjna ze względu na poważne oszczędności czasu w rzeczywistych systemach pomiarowych, które daje próbkowanie ze zmiennym krokiem, dostosowanym do bieżącego zachowania się procesu. Powstają jednak poważne trudności z formalnym opissem algorytmów estymacji opartych na próbkowaniu nierównomiernym, a zwłaszcza z dowodem ich stabilności i zbieżności. Tym samym problem pozostaje w kręgu badań heurystycznych, mniej ciekawych dla teoretyków, ale mimo to atrakcyjnych z punktu widzenia aplikacji w technice pomiarowej. Idea adaptacyjnego, nierównomiernego próbkowania wartości procesów opisujących charakterystyki przetworników C/C polega na takim doborze odstępów czasu między kolejnymi chwilami kalibracji, by system zużywał na kalibrację jak najmniej czasu. W przedstawionych dalej metodach adaptacyjnej estymacji dryfu wykorzystuje się do tego celu predykcję opartą na filtracji cyfrowej. Predykcja polega tu nie na wyznaczeniu przyszłej wartości badanego procesu, ale na określeniu odstępu czasu t, po upływie którego powinno nastąpić kolejne próbkowanie wartości procesu x(t). Oznaczmy przez {x* i } szereg czasowy estymowanych wartości procesu x(t) określonych w wyniku ciągu kalibracji wykonanych w momentach t i. Załóżmy też, że odstęp czasu t i między punktami kalibracji o numerach i oraz i-1 może być różny od odstępu czasu t i-1, czyli że wartość procesu x(t) jest próbkowana w nierównomiernych odstępach czasu. Ciąg odstępów czasu { t i } między kolejnymi punktami kalibracji jest zatem szeregiem czasowym zdefiniowanym w nierównomiernie odległych momentach czasu t i.

18 J. Kalisz, R. Pełka, R. Szplet Z szeregiem czasowym { t i } wiąże się szereg czasowy błędów δ i estymacji procesu x(t). Zakładając, że błąd kalibracji w dowolnym momencie t i jest pomijalny w porównaniu z wielkością dryfu szereg ten można zdefiniować jako δ i = x * (t i-1 ) x * (t i ) (3.2) Zdefiniowany w ten sposób błąd δ i oznacza błąd estymacji procesu x(t) jeśli w chwili t i zamiast aktualnej estymaty x*(t i ) przyjmiemy ostatnio uzyskaną wartość estymaty x*(t i-1 ). W czasie między kolejnymi kalibracjami (momentami t i i t i-1 ) wartość procesu można aproksymować wieloma sposobami, z których najprostszy polega na przyjęciu ostatnio zmierzonej wartości x*(t i ). Metody ekstrapolacji wartości procesu wewnątrz przedziału czasu t i na podstawie poprzednich wartości szeregów {x(t)} i { t} są pozornie atrakcyjne, w przypadku próbkowania procesu w nierównomiernych odstępach czasu mają jednak dwie zasadnicze wady. Po pierwsze, przy nagłej zmianie trendu, np. w wyniku włączenia wentylacji miernika, ekstrapolacja wydatnie zwiększa wartość chwilową błędu. Po drugie, nieliniowa ekstrapolacja oparta na nierównomiernie odległych punktach może prowadzić do obliczeń, które wymagają więcej czasu niż sama kalibracja. W p przedstawiono alternatywne rozwiązanie ekstrapolacji dryfu przy użyciu sieci neuronowej. Dotyczy ono jednak przypadku, gdy punkty kalibracyjne są rozłożone równomiernie w czasie. W przypadku kalibracji w nierównomienie odległych momentach czasu podstawowym zadaniem jest wyznaczenie momentu t i+1 następnej kalibracji na podstawie szeregu czasowego{ t i } i związanego z nim szeregu {δ i }. Metoda określania chwil kalibracji przy zadanej wartości błędu maksymalnego δ max lub odchylenia standardowego błędu s(δ) powinna minimalizować liczbę kalibracji w sesji pomiarowej, albo też przy określolonej liczbie kalibracji zapewnić najmniejszy błąd Estymacja błędu długoczasowego z adaptacyjnym doborem punktów kalibracji W miernikach, w których zastosowano opisane niżej metody maksymalna wartość dryfu odniesiona do wyniku pomiaru jest równa około ps, natomiast błąd kwantyzacji pomiaru jest pomijalnie mały [9, 15]. Pominięto również analizę błędu nieliniowości przetworników czasu, która jest szczegółowo przedstawiona w p Przedstawione dalej przykłady odnoszą się do identyfikacji dryfu współczynnika ekspansji K(t) w przetworniku C/C z analogowym ekspanderem. Podstawowy algorytm aproksymacji stochastycznej błędu długoczasowego Rozważmy algorytm estymacji wartości procesu K(t) w nierównomiernie odległych momentach czasu t i generujących szereg czasowy { t i }opisany zależnością rekurencyjną t i+1 = β b t i, β 1, (3.3) b = sgn (δ K * lim δ i ), (3.4) gdzie δk* lim > 0 jest zadaną wartością progową błędu δk*. Początkowa wartość kroku t, z którym wykonywana jest kalibracja jest ustalana przez parametr algorytmu t 0. Jeśli wartość bezwzględna błędu estymacji procesu K w chwili t i jest mniejsza od wartości progowej δk* lim, krok t i+1 jest zwiększany w porównaniu z krokiem t i w stosunku β, natomiast jeśli zachodzi relacja odwrotna, krok t i+1 jest zmniejszany w stosunku β. Algorytm ten będzie dalej nazywany algorytmem numer 1.

19 Problemy projektowe w precyzyjnej metrologii odcinków czasu 14 Odstęp między kalibracjami t (min) Czas trwania sesji t (min) Rys. 17 Odstęp t i między kalibracjami w funkcji czasu dla algorytmu nr 1 przy β = 2, t 0 = 0.05 i δk* lim = 1 W szczególnym przypadku, gdy β = 1, algorytm oznacza kalibrację w równych odstępach czasu t = t 0. Na rys. 17 przedstawiono przebieg zmian odstępu czasu t i między kolejnymi kalibracjami uzyskany w sesji pomiarowej, w której dryf charakterystyki przetwornika C/C odpowiada sytuacji z rys. 16. Przyjęto początkową wartość kroku t 0 = 0.05 minuty, wartość progową błędu δk* lim = 1 i współczynnik adaptacji β = 2. W czasie pierwszych 30 minut, gdy wykładniczy dryf ma dużą wartość, krok kalibracji wzrasta powoli, po czym gwałtownie rośnie. W chwili gdy dryf ponownie zaczyna wzrastać, krok zaczyna maleć, ale w wyniku inercji algorytmu błąd estymacji jest duży (rys. 18) Błąd K* δ Czas trwania sesji t (min) Rys. 18 Błąd estymacji δk* w funkcji czasu uzyskany dla algorytmu kalibracji z parametrami jak na rys. 17 Zaletą przedstawionego algorytmu jest jego prostota i mały nakład obliczeń. Obliczenia stają się szczególnie proste, gdy współczynnik adaptacji β jest całkowitą potęgą liczby 2. W pierwszej implementacji opisywanego algorytmu w mierniku wyposażonym w autonomiczny procesor przyjęto β = 2, dzięki czemu obliczanie kroku t i+1 sprowadzało się do przesunięcia binarnej liczby t i o jeden bit w lewo lub w prawo [46]. Maksymalny błąd estymacji dryfu można zmniejszyć przyjmując mniejszą wartość współczynnika β. Powoduje to jednak zwiększenie liczby kalibracji λ w sesji pomiarowej. Wyboru wartości współczynnika adaptacji β należy zatem dokonać na zasadzie kompromisu między wartością błędu estymacji i liczbą kalibracji w sesji.

20 t J. Kalisz, R. Pełka, R. Szplet Na rys. 19 przedstawiono zależność wartości błędu maksymalnego i odchylenia standardowego błędu estymacji dla kilku wartości współczynnika adaptacji β. Każdy punkt wykresu uzyskano uśredniając wyniki 5 obliczeń dla różnych realizacji procesu K(t). Przedstawiony algorytm można scharakteryzować jako algorytm ze stałym współczynnikiem adaptacji i z 1-elementową pamięcią przechowującą ostatnią wartość kroku t i i błędu δ i. Odchylenie standardowe błędu s ( δ K* ) 2.50 δk* lim = t o = Współczynnik adaptacji β max δ K* Błąd maksymalny Rys. 19 Błąd estymacji δk* max i odchylenie standardowe błędu s(δk*) dla kilku wartości współczynnika adaptacji β Algorytm z ograniczeniem odstępu między kalibracjami Ograniczanie błędu estymacji w przedstawionym powyżej podstawowym algorytmie kalibracji adaptacyjnej przez zmniejszanie współczynnika β nie jest efektywne, ponieważ powoduje wzrost liczby kalibracji λ. Dlatego zaproponowano inną metodę ograniczenia maksymalnego błędu estymacji, która polega na ograniczeniu odstępu czasu między kalibracjami przez zadaną wartość maksymalną t max. Równanie (3.3) należy teraz zapisać w postaci: t i+1 = min (β b t i, t i ), β > 1, (3.5) natomiast równanie (3.4) pozostaje bez zmiany. Algorytm ten będzie dalej nazywany algorytmem numer Odstęp między kalibracjami (min) Czas trwania sesji t (min) Rys. 20 Odstęp między kalibracjami w funkcji czasu dla algorytmu nr 2 przy β = 2, x 0 = 0.05 i δk* lim = 1, t max = 2.5 minuty

21 Problemy projektowe w precyzyjnej metrologii odcinków czasu Na rys. 20 pokazano zmiany odstępu czasu t i między kalibracjami w funkcji czaasu dla β = 2, przy ograniczeniu maksymalnego odstępu między kalibracjami do t max = 2.5 minuty. Pozostałe parametry mają takie same wartości jak w przykładzie z rys. 17 i 18. Błąd maksymalny wynosi δk* max = 8.1, i w porównaniu z wynikiem z rys. 17 jest mniejszy blisko 4-krotnie, zaś odchylenie standardowe błędu s(δk*) zmalało do 1.5. Jednocześnie liczba wykonanych kalibracji wzrosła tylko nieznacznie i wyniosła λ = 310. Zaletą algorytmu 2 jest, podobnie jak w przypadku algorytmu 1, prostota i szybkość obliczeń. Algorytm ten jest również algorytmem ze stałym współczynnikiem adaptacji i wykorzystuje jeden element pamięci. Adaptacja zależna od gradientu błędu długoczasowego Przedstawione wcześniej algorytmy zmieniają krok kalibracji t i w stałym stosunku β. Wartość błędu δ i jest wykorzystywana jedynie przy podjęciu decyzji o tym, czy odstęp czasu między kalibracjami powinien być zwiększony, czy też zmniejszony. Wielkość błędu nie ma natomiast bezpośredniego wpływu na stosunek zmiany kroku. Błąd δ i można wykorzystać do tego celu modyfikując równanie (3.3) do postaci t i+1 = t i + β t i, β 0, (3.6) Jeśli przyjmiemy β = 0, otrzymamy algorytm próbkujący proces x(t) w stałych odstępach czasu t 0. Jeśli współczynnik adaptacji β jest większy od zera, algorytm zmienia krok kalibracji o wartość proporcjonalną do gradientu błędu obliczonego w ostatnim kroku t i. W zaproponowanym algorytmie rekurencyjna modyfikacja kroku odbywa się przy użyciu addytywnego członu adaptacyjnego, a nie przez multiplikację, jak w algorytmach 1 i 2. Algorytm ten będzie dalej nazywany algorytmem numer 3. Synteza algorytmu do estymacji konkretnej realizacji dryfu x(t) jest prostsza niż w przypadku algorytmów 1 i 2. Należy w tym celu dobrać tylko dwa parametry: β i t 0. Jeśli współczynnik adaptacji β jest odpowiednio mały, zmiany kroku następują powoli i algorytm zachowuje się bardzo stabilnie. Błąd maksymalny δk* max ma mniejszą wartość niż w przypadku algorytmów nr 1 i 2, przy czym liczba kalibracji w sesji λ jest również mniejsza. W porównaniu z algorytmami 1 i 2 algorytm 3 wymaga większego nakładu obliczeń. Koszt jednej operacji mnożenia zmiennoprzecinkowego jest przy użyciu sterownika PC praktycznie bez znaczenia, jednak w przypadku prostych 8-bitowych mikrokontrolerów mnożenie zajmuje od kilkudziesięciu do kilkuset µs. Algorytm wykorzystuje jeden element pamięci. Algorytmy z N-elementową pamięcią Algorytmy estymacji błędu długoczasowego wyposażone w pamięć mają budowę wzorowaną na algorytmach filtracji cyfrowej. Jako punkt wyjścia przyjęto algorytm adaptacyjnego filtru Wienera, który przy odpowiednim doborze parametrów może być wykorzystany do estymacji procesów niestacjonarnych o skończonych przyrostach. Przyjmując nierównomierne próbkowanie procesu x(t) nie można, niestety, wykorzystać formalnych metod syntezy optymalnych filtrów tego typu, opracowanych przy założeniu próbkowania równomiernego lub quasi-równomiernego. Nieadekwatność teoretycznego opisu metod klasycznej teorii filtracji cyfrowej wynika w tym przypadku również stąd, że rozważane tu algorytmy mają za zadanie wykonywać predykcję kolejnego momentu t i+1 próbkowania procesu na podstawie jego N przeszłych wartości x*(t i ), określonych w nierównomiernie odleg-łych momentach czasu t i, a nie predykcję wartości samego procesu x*(t i+1 ). Tym niemniej, traktując aplikację filtru w rozważanym zagadnieniu jako

22 J. Kalisz, R. Pełka, R. Szplet zadanie heurystyczne można drogą symulacji i badań eksperymentalnych zbudować algorytmy przydatne w praktyce. Pełne wyniki badań związanych z wykorzystaniem podobnych algorytmów do estymacji błędu długoczasowego w interpolacyjnych licznikach czasu zostały opublikowane w [46, 47, 48]. Podstawowy algorytm estymacji błędu długoczasowego z N-elementową pamięcią Algorytm ten wykonuje predykcję kolejnego momentu kalibracji t i+1 zgodnie z równaniem rekurencyjnym t i+1 = max (W i+1 D i T, t min ), (3.7) gdzie W jest wektorem wag uaktualnianym adaptacyjnie zgodnie z zależnością W i+1 = W i + β(δk * lim δ i )D i, β 0, (3.8) natomiast D i jest wektorem zawierającym N ostatnich wartości kroku t: D i = [ t i N + 1, t i N + 2,..., t i ] (3.9) Początkowe wartości wektorów W i D są określone następująco: D 0 = [ t 0, t 0,..., t 0 ], (3.10) W 0 = [1/N, 1/N,..., 1/N]. (3.11) Algorytm ma cztery parametry: progową wartość błędu δk* lim, współczynnik adaptacji β, początkową wartość kroku t 0 i długość pamięci N. Po każdej iteracji wektor D i jest uaktualniany zgodnie z zależnością: D i+1 = [ t i N+2, t i N+3,..., t i, t i+1 ]. (3.12) Ponadto, jeśli wybór maksimum w równaniu (3.7) ustali wartość t i+1 = t min następuje restytucja początkowych wartości wektorów W i D, czyli W i+1 = W 0, (3.13) D i+1 = D 0. (3.14) Wprowadzenie minimalnej wartości kroku kalibracji t min i odtwarzanie początkowych wartości wektora wag W i wektora pamięci długości kroku D zapewnia stabilność algorytmu w przypadku gdy rekurencyjna zmiana wag prowadzi do ujemnych wartości kroku t i+1. Jeśli długość kroku t jest podawana w określonych jednostkach czasu, to współczynnik adaptacji β powinien być wyrażony w odwrotności tych jednostek. Algorytm opisany równaniami (3.7) (3.14) będzie dalej nazywany algorytmem numer 4. W wyniku badań algorytmu nr 4 ustalono, że jest on wrażliwy na wybór wartości kroku początkowego t 0 i progu błędu δk* lim. W praktyce wartości te powinny być określone eksperymentalnie. Na rys. 21 przedstawiono zmiany długości kroku algorytmu (odstępu czasu między kolejnymi kalibracjami) dla przykładowych wartości parametrów β, t min i N.

23 Problemy projektowe w precyzyjnej metrologii odcinków czasu 7 Odstęp między kalibracjami t (min) Czas trwania sesji t (min) Rys. 21 Odstęp czasu między kalibracjami t i w funkcji czasu t dla algorytmu nr 4 przy β = min -1, t 0 = 0.25 minuty, δk* lim = 3, N = 2 i t min = 0.25minuty Liczba kalibracji λ w sesji z rys. 21 jest kilkakrotnie mniejsza niż w przypadku poprzednio omawianych algorytmów i wynosi 127. Wartości błędu maksymalnego i odchylenia standardowego błędu są jednak nieco większe i wynoszą odpowiednio: δk* max = 16.4 i s(δk*) = s ( K* ) δ Odchylenie standardowe błędu δk* lim = 3.0 t o = N = Współczynnik adaptacji β x 10-3 δ K* max Błąd maksymalny Rys. 22 Błąd estymacji δk* max i odchylenie standardowe błędu s(δk*) dla algorytmu 4 przy N = 2 W podanym przykładzie wartość błędu maksymalnego jest zdeterminowana przez odcinek czasu, gdy po ustabilizowaniu się procesu K(t) następuje wzrost jego wartości od chwili t = 67 minut. Dzięki N-elementowej pamięci algorytm jest efektywny jeśli proces K(t) ma ustabilizowaną wartość oczekiwaną. W chwili wystąpienia niestacjonarności inercja adaptacji spowodowana pamięcią algorytmu powoduje zwiększenie błędu estymacji dryfu. Efekt ten można ograniczyć zmniejszając długość N wektorów W i D, czyli skracając pamięć. Na rysunku 22 przedstawiono wyniki badań algorytmu 4 przy długości pamięci N = 2. Algorytm z N-elementową pamięcią i modyfikacją wag zależną wyłocznie od gradientu błędu W algorytmie tym, określanym dalej jako algorytm numer 5, zastosowano N-elementową pamięć przechowujocą ostatnie N wartości wag w postaci wektora W i ostatnie N wartości kroku w postaci wektora D. Założono ograniczenie długości kroku kalibracji zarówno od

24 J. Kalisz, R. Pełka, R. Szplet dołu, przez parametr t min, jak i od góry, przez parametr t max. Odstęp czasu między ostatnim i kolejnym punktem kalibracji jest wyznaczany w sposób rekurencyjny, zgodnie z równaniem: t i+1 = W i+1 D i T, t min t i+1 t max, (3.15) Jeśli obliczona wartość kroku t i+1 jest mniejsza od dolnego ograniczenia t min, przyjmowana jest wartość t i+1 = t min, przy czym jednocześnie następuje restytucja początkowych wartości wektorów W i D, czyli W i+1 = W 0 i D i+1 = D 0. Jeśli krok t i+1 jest większy od ograniczenia górnego t max, przyjmuje się t i+1 = t max i jednocześnie odtwarzana jest początkowa wartość wektora wag: W i+1 = W 0. Restytucja wektora D nie jest w tym przypadku wykonywana. Ograniczenie długości kroku od dołu zapobiega utracie zbieżności algorytmu, natomiast ograniczenie od góry, podobnie jak w przypadku algorytmu 2, służy do ograniczenia maksymalnego błędu estymacji w przypadku nagłej zmiany trendu procesu x(t). Wektor wag jest uaktualniany adaptacyjnie zgodnie z zależnością: W i+1 = W i + β(δk * lim δ i ), β 0, (3.16) w której β jest współczynnikiem adaptacji o założonej wartości. Początkowa wartość wektora D jest zdefiniowana tak samo jak w przypadku algorytmu 5, zgodnie z równaniem (3.14), natomiast wagi początkowe w wektorze W 0 są dobrane zgodnie z relacją: w j0 = γ 1 exp ( γ 2 (N j) ) / w j j 0, (3.17) gdzie γ 1 > 0 i γ 2 > 0 są stałymi dobranymi w fazie projektowania algorytmu. Algorytm opisany równaniami (3.15) (3.17) jest wariantem algorytmu z wykładniczym zapominaniem, w którym wagi przypisane poprzednim wartościom kroku t j maleją wykładniczo. Ostatnia wartość kroku ma największy wpływ na obliczaną wartość kroku t i+1, natomiast poprzednie wartości dają mniejszy wkład, zależny od wyboru wartości stałych γ 1 i γ 2. Dzięki temu inercja procesu adaptacji jest mniejsza niż w przypadku algorytmu 4. Pełne wyniki badań symulacyjnych i eksperymentalnych algorytmów 1 5 dla różnych modeli mierników odstępów czasu podano w [47] Predykcja dryfu przy użyciu sieci neuronowej Przedstawiona niżej metoda kalibracji została opracowana przy założeniu, że kalibracja jest wykonywana w stałych odstępach czasu t, a zadanie polega na predykcji wartości K* p procesu K(t i +t p ) w chwili t i + t p na podstawie przeszłych wartości K* uzyskanych w wyniku N kalibracji w poprzednich chwilach t i, t i-1,..., t i-n+1, N 1. Jeśli t p = t, predykcja dotyczy wartości procesu w następnym punkcie kalibracji, natomiast jeśli czas wyprzedzenia predykcji t p jest liczbą z przedziału (0, t), predykcja dotyczy momentu czasu między chwilą t i i przyszłym momentem kalibracji. Jedna z najnowszych i najbardziej interesujących metod predykcji szeregów czasowych polega na wykorzystaniu sztucznych sieci neuronowych. Opis sieci zaprojektowanych do tego celu można znaleźć m.in. w [34]. Rozpatrywane jest tam użycie wielowarstwowych sieci jednokierunkowych, jak i sieci rekurencyjnych Hopfielda i Elmana. Zaletą sieci rekurencyjnych jest stosunkowo łatwa implementacja sieci adaptującej się do procesu na bieżąco, w czasie rzeczywistym. Sieci jednokierunkowe wymagają długiego uczenia, zwłaszcza jeśli proces zawiera składową losową o dużej amplitudzie. Jedno z rozwiązań

25 Problemy projektowe w precyzyjnej metrologii odcinków czasu predyktora neuronowego z jednokierunkową siecią neuronową polega na uczeniu sieci na podstawie reprezentatywnej realizacji procesu. Następnie wykorzystując zdolność sieci neuronowych do generalizacji oczekuje się, że sieć będzie trafnie przewidywać przyszłe wartości innej realizacji badanego procesu. Adaptacja sieci następuje w fazie uczenia, a nie w czasie rzeczywistym. W [47 i 48] przedstawiono zastosowanie jednokierunkowej sieci neuronowej z jedną warstwą ukrytą do predykcji błędu długoczasowego w interpolacyjnym liczniku czasu. Badano kilka wariantów predyktorów z sieciami neuronowymi. W jednym z nich jako predyktor zastosowano sieć wykonującą predykcję w M = 2 punktach t p1 = 1/3 t i t p2 = 2/3 t na podstawie wartości uzyskanych w N = 3 ostatnich kalibracjach (rys. 23). Zastosowano sieć jednokierunkową z jedną warstwą ukrytą zawierającą R neuronów o sigmoidalnej funkcji aktywacji. W warstwie wyjściowej użyto M neuronów o liniowej charakterystyce. K ( t ) Współczynnik konwersji Sieć neuronowa t t 1/3 t t N = 3 M = 2 Czas trwania sesji pomiarowej t Rys. 23 Zasada predykcji wartości procesu K(t) przy użyciu sieci neuronowej dla M = 2 i N = 3 Do uczenia sieci wykorzystano metodę wstecznej propagacji błędów z momentum i adaptacyjnie zmienianym współczynnikiem szybkości uczenia. Punkty predykcji nie pokrywają się tym razem z punktami próbkowania wartości procesu, lecz dzielą okres próbkowania na trzy równe części. Taka koncepcja predykcji jest znacznie bardziej atrakcyjna w zastosowaniu do estymacji dryfu licznika czasu, dlatego że określa wartości procesu w punktach nie wymagających kalibracji. W każdym okresie próbkowania jedna estymata procesu pochodzi z kalibracji, a dwie z predyktora. Uzyskuje się zatem M+1-krotne zmniejszenie liczby kalibracji. Ciąg wartości podawanych na wejście sieci określono jako szereg czasowy: {a k (t)} = {K*(k t)} dla k = 0, 1, 2,... (3.18) natomiast ciąg wartości wykorzystywanych do budowy wzorców wyjściowych jako szereg czasowy: wyznaczono {b k,m (t)} = {K*(k t + m / (M + 1) t)}, m = 1, 2,..., M. (3.19) W badaniach za podstawowy krok próbkowania procesu K(t) przyjęto t/(m+1) = 0.5 minuty. Zwiększenie liczby przedziałów predykcji M oznacza zatem jednocześnie wydłużenie przedziału t. N - elementowe wektory wejœciowe P i utworzono jako wszystkie możliwe N elementowe podciągi szeregu {a(t)}. Każdemu z takich wektorów

26 J. Kalisz, R. Pełka, R. Szplet przyporządkowano wektor wzorca wyjściowego Q i zawierający M odpowiednich elementów szeregu {b(t)}: P i = [ a i a i+1 a i+2... a i+n 1 ] T, i = 0, 1,..., INT (t max / t) 1, (3.20) Q i = [b i,1 b i,2... b i, M ] T, (3.21) przy czym zakres zmian wskaźnika i w równaniu (3.21) jest taki sam jak w równaniu (3.20). Badania predyktora neuronowego wykonnano dla procesu K(t) z rys. 16. Wyniki eksperymentów dla sieci z różną liczbą neuronów w wartstwie ukrytej oraz dla kilku wartości N i M mozna znaleźć w [47] Błąd predykcji ( rms ) 10-1 Liczba neuronów ukrytych: 5 Liczba wejść : 5 liczba wyjść: Numer cyklu uczenia Rys. 24 Błąd uczenia predyktora z siecą neuronową dla M = 2, N = 5 i R = 5 Na rys. 24 przedstawiono krzywą błędu w czasie uczenia sieci z M = 2, N = 5 i R = 5 w ciągu 2000 cykli. Podczas pierwszych 100 cykli sieć uczy się szybko, po czym błąd stabilizuje się na poziomie Niewielkie wahania wartości błędu są w tej fazie wywołane przez momentum i adaptacyjnie zmienianą szybkość uczenia. W wyniku badań i zaleceń podawanych w literaturze [50] przyjęto wartość momentum µ = 0.95, początkową wartość współczynnika szybkości uczenia się równą l r = 0.005, współczynnik inkrementacji l inc = 1.05 oraz współczynnik dekrementacji l dec = 0.7. Wagi w i sygnały progowe h przebadanej sieci mają następujące wartości: W 1 = , H 1 = , W 2 = ,

27 Problemy projektowe w precyzyjnej metrologii odcinków czasu H 2 = Macierze W 1 i H 1 dotyczą warstwy ukrytej, natomiast macierze W 2 i H 2 oznaczają wagi i wartości progowe neuronów w warstwie wyjściowej. Eksperymentalne wyniki badań algorytmu kalibracji z opisaną siecią neuronową podano w [48]. Na rys. 25 przedstawiono wynik weryfikacji metody przy kalibracji przetwornika C/C, którego dryf charakteryzuje proces z rys. 16. x Proces K* i jego predykcja K* p Proces K* Predykcja K* p Czas t (min) Rys. 25 Wynik weryfikacji sieci neuronowej przy N=5, M=2 i R=5 Przedstawione metody adaptacyjnej estymacji błędu długoczasowego w interpolacyjnych miernikach odstępów czasu zapewniają mniejszy błąd maksymalny i mniejsze odchylenie standardowe błędu w porównaniu z konwencjonalną estymacją błędu opartą na równomiernym próbkowaniu procesu. Uzyskuje się przy tym znaczące (dwu-, a nawet 4- krotne) zmniejszenie liczby kalibracji w sesji pomiarowej. Najmniejsza liczba kalibracji jest wymagana jeśli estymacja błędu długoczasowego jest wykonywana metodą predykcji z siecią neuronową. 3.2 Adaptacyjna metoda estymacji błędu nieliniowości przetworników czasu Metody estymacji błędu nieliniowości opierają się na znanej statystycznej metodzie identyfikacji opisanej w p Wadą tej metody jest konieczność stosowania dużych liczności próbek pomiarowych, dlatego w przypadku przetworników C/C o dużej licznie kanałów występują trudności z zastosowaniem metody w czasie rzeczywistym. Możliwe są dwa sposoby rozwiązania tego problemu. 1. Dokładna, ale czasochłonna identyfikacja całkowych charakterystyk nieliniowości jest wykonywana jednokrotnie po wygrzaniu miernika. Następnie w adaptacyjnym algorytmie pracującym w czasie rzeczywistym wykonuje się szybko ocenę deformacji charakterystyk wywołaną dryfem termicznym, korzystając z metody przedstawionej na rys. 9 i na bieżąco uaktualnia poprawki błędu nieliniowości. Podejście to jest przedstawione w p Punktem wyjścia jest również charakterystyka nieliniowości całkowej uzyskana metodą statystyczną, ale stosuje się około 10-krotnie mniejszą liczność próbki od wartości obliczonej na podstawie reguły opisującej odchylenie standardowe estymaty błędu

28 J. Kalisz, R. Pełka, R. Szplet nieliniowości w funkcji liczności próbki. Błąd statystyczny wynikający z ograniczenia liczności próbki jest następnie eliminowany częściowo przez wygładzanie funkcji nieliniowości całkowej przy użyciu sieci neuronowej. Metoda ta jest opisana w p Adaptacyjna metoda estymacji błędu nieliniowości przetworników czasu w obecności dryfu Charakterystyka nieliniowości konwertera czasu jest identyfikowana przy użyciu serii N pomiarów, a wyniki są gromadzone w M kanałach o jednakowej szerokości. Ze względu na dryf termiczny maksymalny zakres kanałów na wyjściu przetwornika nie jest wykorzystywany w pełni. Dobierając w fazie projektowania opóźnienia sygnału w obwodach wejściowych przetwornika pozostawia się pewne marginesy, w wyniku czego wykorzystywana część charakterystyki mieści się w przedziale od kanału n L do kanału n H. Na rys. 26 przedstawiono przykładowe charakterystyki nieliniowości całkowej otrzymane dla interpolacyjnego licznika czasu T-1600 o rozdzielczości pikosekundowej. Zapamiętane wektory L dla przetworników A i B interpolacyjnego licznika czasu można wprawdzie wykorzystać do korekcji błędu nieliniowości w czasie rzeczywistym, ale w przypadku przetworników o dużej rozdzielczości skuteczność takiej metody jest ograniczona przez dryf termiczny, który zmienia funkcję nieliniowości całkowej w miarę nagrzewania się przetworników czasu. Rys. 26 Charakterystyki nieliniowości całkowej przetworników czasu z analogowymi ekspanderami czasu w mierniku T Liczność próbki N = 10 7, liczba kanałów M = 53, czas identyfikacji równy 2 godziny Na rys. 27 przedstawiono wpływ dryfu na postać całkowej charakterystyki nieliniowości przetwornika czasu. Badanie wykonano przy użyciu miernika T-1810B z przetwornikami czas-amplituda-cyfra. W celu zbadania wpływu dryfu termicznego na charakterystykę nieliniowości całkowej przetwornika czasu wykonano dwukrotnie identyfikację wektora L przy użyciu metody statystycznej przyjmując N = Pierwsze badanie wykonano po 5 minutach od włączenia zasilania (po zimnym starcie), natomiast drugie po 2 godzinach wygrzewania przyrządu. Można zauważyć, że kształt charakterystyk jest podobny, przesunięte zostały jednak jej końce, a także wzrósł nieco współczynnik konwersji czasu K. Błąd estymacji nieliniowości wywołany dryfem oznaczono w przykładowym kanale przez δ Li.

29 Problemy projektowe w precyzyjnej metrologii odcinków czasu Nieliniowoœæca³kowa (ps) T = 10 ns 0 po zimnym starcie po wygrzaniu przetwornika n L n' L n H n' H δ Li K' = n' H- n' L = 3025 K = n H - n L = 2737 Wyjœcie przetwornika A/C n Rys. 27 Wpływ dryfu na charakterystykę nieliniowości całkowej w interpolacyjnym liczniku czasu z przetwornikami czas-amplituda-cyfra [14] W innym mierniku, wykonanym w postaci układu scalonego FPGA [34] wpływ dryfu na charakterystykę nieliniowości całkowej jest niewielki. Wynika to stąd, że wielkość dryfu jest porównywalna z rozdzielczością konwerterów równą 200 ps. W tym przypadku najbardziej skutecznym sposobem eliminacji błędu nieliniowości jest użycie prostej metody statystycznej opisanej w p Z rys. 27 wynika, że jeśli znamy na bieżąco wartości dryfujących końców charakterystyki n H i n L, uzyskane w wyniku estymacji współczynnika konwersji K w czasie rzeczywistym, to stosując przeskalowanie numeru kanału j zgodnie z zależnością j = K /K ( j + n L n L ) (3.22) można dokonać korekcji błędu nieliniowości w kanale j korzystając z poprawki L dla kanału j. Przeskalowanie (3.22) realizuje kompensację dryfu objawiającą się przesunięciem końców roboczego odcinka charakterystyki konwertera czasu i zmianą współczynnika konwersji K. Powyższa metoda została przebadana eksperymentalnie przy użyciu miernika T-1810B a wyniki przedstawiono w [14] Aproksymacja błędu nieliniowości przy użyciu sieci neuronowej Metoda ta opiera się również na statystycznej metodzie identyfikacji nieliniowości całkowej. W odróżnieniu jednak od podstawowej metody polegającej na wyznaczaniu wektora poprawek korygujących błąd nieliniowości stosuje się mniejszą liczność próbki N, a następnie otrzymaną charakterystykę nieliniowości całkowej poddaje aproksymacji przy użyciu sieci neuronowej. Zadaniem sieci jest wygładzenie losowych zaburzeń charakterystyki wywołanych przez ograniczenie liczności próbki pomiarów identyfikujących nieliniowość. W procesie uczenia sieci jej parametry są dostrajane w taki sposób, by na podstawie podanego na wejście numeru kanału j sieć odtwarzała na wyjściu wartość poprawki L j. Jednokierunkowa sieć neuronowa użyta do identyfikacji charakterystyki nieliniowości przetwornika czasu składa się z dwóch warstw. W warstwie ukrytej użyto R neuronów z sigmoidalną charakterystyką przetwarzania. W warstwie wyjściowej zastosowano pojedynczy neuron o liniowej charakterystyce przetwarzania. Sieć o podanej strukturze, z jednym wejściem i jednym wyjściem (1 - R - 1), jest dobrze opisana w literaturze i nadaje się do aproksymacji dowolnych nieliniowych funkcji. Udowodniono, że sieć tego typu może odwzorowywać z dowolnie małym błędem dowolną funkcje nieliniową, jeśli tylko warstwa ukryta zawiera dostatecznie dużą liczbę neuronów.

30 J. Kalisz, R. Pełka, R. Szplet W rozważanym przypadku zadaniem sieci jest obliczanie poprawki L j korygującej błąd nieliniowości przetwornika czasu na podstawie numeru kanału j uzyskanego na wyjściu przetwornika czasu. Wektory wejściowe P i używane do uczenia sieci są jednoelementowe, tzn. P i = p i i przyjmują wartości n i przebiegające wszystkie możliwe do uzyskania wyniki konwersji z przedziału < n L, n H >: p i = n L + (i 1), i = 1, 2,... (n H n L + 1) (3.23) przy czym wartość minimalna n L i maksymalna n H na wyjściu konwertera jest określona albo bezpośrednio na podstawie analizy zebranej dużej liczby pomiarów identyfikacyjnych, albo w wyniku wcześniej wykonanej kalibracji metodą dwupunktową. Wektor wzorcowy Q i użyty do uczenia sieci ma postać Q i = L i, przy czym wskaźnik i przebiega wszystkie wartości z równania (3.23). Do uczenia sieci wygodnie jest zastosować algorytm Levenberga-Marquardta [50]. W przykładzie ilustrującym zastosowanie opisywanej metody podanym na rys. 28 wykorzystano interpolacyjny miernik odstepów czasu T-1600 o rozdzielczości 1 ps. Charakterystyki nieliniowości całkowej L A i L B w interpolatorach A i B zostały określone metodą statystyczną przy założeniu liczby kanałów M = 51, ale wykonano tylko N = 10 5 pomiarów wobec N = 10 7 dla charakterystyk z rys. 26. Zgodnie z dyskusją podaną w p. 2.3 charakterystyki nieliniowości całkowej są w związku z tym określone z większym błędem statystycznym niż analogiczne charaktertystyki z rys. 26. Następnie przeprowadzono uczenie sieci aproksymujocej wektor L zgodnie z opisem podanym wcześniej. Strukturę sieci i proces uczenia zaprojektowano w taki sposób, by uzyskać aproksymację na tyle dokładną, żeby odwzorowywała nieliniowość, lecz na tyle generalną, żeby błąd statystyczny został zeredukowany. Na rys. 28 przedstawiono wektor L nieliniowości całkowej przetwornika toru A w mierniku T-1600 otrzymany metodą statystyczną i jego aproksymację przy użyciu sieci z R = 5 neuronami w warstwie ukrytej. Uczenie metodą LM zajęło 300 cykli. Odchylenie standardowe błędu aproksymacji jest równe Nieliniowość całkowa L (LSB) Estymacja metodą statystyczną 5 ( N = 10, M = 51) Aproksymacja siecią neuronową ( R = 5 ) Unormowany odstęp czasu na wejściu przetwornika Rys. 28 Aproksymacja charakterystyki nieliniowości całkowej L w konwerterze A miernika T-1600 przy użyciu sieci neuronowej Podobną metodę aproksymacji charakterystyki nieliniowości całkowej zastosowano w badaniach metod korekcji nieliniowości scalonego licznika o rozdzielczoœci 200 ps. Zadanie jest w tym przypadku trudniejsze, bowiem charakterystyka nieliniowości całkowej L ma znacznie bardziej nieregularną postać. Sieć musi mieć więcej neuronów w warstwie ukrytej, a

31 Problemy projektowe w precyzyjnej metrologii odcinków czasu dobór ich pseudooptymalnej liczby wymaga wielu prób. Przy małej liczbie neuronów (R < 10) sieć nie jest w stanie odwzorować skomplikowanego kształtu wektora L, przy dużej natomiast (R > 100), sieć dopasowuje się zbyt dokładnie do wartości wektora wzorcowego (określonego metodą statystyczną) obciążonych błędem losowym. Szczegółowe wyniki badań różnych wersji neuronowej i klasycznej metody korekcji błędu nieliniowości w przetwornikach czasu podano w [37, 46, 47, 48, 51, 52]. 4. PROJEKTOWANIE UKŁADÓW DO PRECYZYJNEJ METROLOGII CZASU Z WYKORZYSTANIEM PROGRAMOWALNYCH MATRYC BRAMKOWYCH FPGA I UKŁADÓW SPECJALIZOWANYCH ASIC Nowoczesne technologie mikroelektroniczne oferują szeroki wachlarz możliwości realizacji układów do precyzyjnej metrologii czasu jako układów scalonych. Dostępne są bowiem układy programowalne FPGA (Field Programmable Gate Array) wytwarzane masowo i układy specjalizowane ASIC (Application Specific Integrated Circuit) wytwarzane na indywidualne zamówienie. W każdej z tych kategorii wykonywane są układy o różnym stopniu scalenia (LSI i VLSI) i w różnych technologiach (bipolarne i unipolarne; na podłożu krzemowym i na arsenku galu). O wyborze optymalnego sposobu fizycznej realizacji układu pomiarowego decyduje zwykle kilka kryteriów takich jak: zakładane parametry układu oraz rodzaj aplikacji, cena jednostkowa, przewidywana liczba układów do wytworzenia i czas realizacji. Aktualnie układy do precyzyjnych pomiarów odstępów czasu wykonywane są najczęściej jako układy specjalizowane ASIC w technologii CMOS. W kontekście wymienionych wyżej kryteriów wyboru sposobu realizacji układu pomiarowego zapewniają one możliwość osiągania bardzo dobrych parametrów tj. wysokiej rozdzielczości pomiaru przy względnie małych błędach i mocy strat. Jednak koszt fabrykacji układu ASIC jest relatywnie wysoki a czas projektowania i wykonania długi. Dlatego w sytuacjach, gdy układ ma być zrealizowany niskim nakładem środków, ma on charakter prototypowy lub wykonywany będzie w małej liczbie egzemplarzy, projektanci coraz częściej sięgają po układy programowalne FPGA. Podejście takie uzasadnione jest wynikami analizy całkowitych kosztów niezbędnych do poniesienia na zaprojektowanie i wytworzenie układów w obydwu kategoriach. Na całkowity koszt wytworzenia każdego układu scalonego składają się koszty stałe i zmienne. Wartość kosztów stałych nie zależy od liczby wytworzonych układów, gdyż koszty te obejmują wydatki na sprzętowe i programowe środowisko projektowe, wyszkolenie projektanta i jego wynagrodzenie za wykonany projekt układu. W przypadku układów ASIC do kosztów stałych zalicza się także nakłady na przygotowanie masek w procesie fabrykacji układu. Zwykle do projektowania układów ASIC wykorzystywane są stacje robocze SUN, HP lub DEC, podczas gdy układy FPGA projektowane są przy użyciu komputerów PC. O ile ceny stacji roboczych stale maleją i można się spodziewać, że w niedalekiej przyszłości staną się porównywalne z cenami dobrze wyposażonych komputerów osobistych, o tyle oprogramowanie dla tych stacji jest wciąż kilkanaście a nawet kilkadziesiąt (do czterdziestu) [53] razy droższe niż dla komputerów PC. W uprzywilejowanej sytuacji są na ogół ośrodki akademickie, które dla celów dydaktycznych mogą zakupić takie oprogramowanie ze znacznym upustem cenowym a nawet otrzymać je za darmo. Możliwości takie stwarza np. organizacja EUROPRACTICE, powołana przez Komisję Europejską do propagowania w Europie najnowszych technologii mikroelektronicznych. Za jej pośrednictwem można także zlecać wykonanie prototypowych układów ASIC na warunkach korzystniejszych niż bezpośrednio u wytwórcy. Ostatecznie całość kosztów stałych ponoszonych przy projektowaniu i programowaniu układów FPGA jest od 4 do 6 razy niższa niż przy wytwarzaniu układów ASIC.

32 J. Kalisz, R. Pełka, R. Szplet Koszty zmienne związane są bezpośrednio z procesem fabrykacji układu scalonego i zależą od kosztów płytek podłożowych, osiąganej gęstość upakowania, uzysku a także wielkości zysku producenta układów. Zważywszy na dwu i półkrotnie większą gęstość upakowania uzyskiwaną w układach ASIC i niemal dwukrotnie większy uzysk, koszt fizycznego wytworzenia jednej bramki logicznej jest w nich znacznie niższy (ok. 0.1 centa USA) niż w układach FPGA (ok centa). Stąd wraz ze wzrostem liczności serii koszt wytworzenia pojedynczego układu ASIC maleje szybciej i przy liczbie układów ok zaczyna być porównywalny z kosztem układu FPGA ARCHITEKTURY, TECHNOLOGIE PROGRAMOWANIA I SZYBKOŚĆ DZIAŁANIA UKŁADÓW FPGA. Układ FPGA składa się z wielu, nie skonfigurowanych i nie połączonych ze sobą elementarnych komórek logicznych o różnym stopniu złożoności. Sposób ich wewnętrznej konfiguracji oraz wzajemnych połączeń określony zostaje w projekcie układu. Projekt ten oraz programowanie połączeń wykonywane są przez użytkownika. Układy FPGA charakteryzują się zatem uniwersalnością porównywalną do uniwersalności macierzy bramkowych GA programowanych maską i łatwością programowania układów PLD (Programmable Logic Devices). Jednak w przeciwieństwie do układów GA nie wymagają one wytwarzania na zamówienie i są dostępne w szerokim asortymencie jak układy SSI (Small Scale Integration) i MSI (Middle Scale Integration). Wymienione poprzednio zalety FPGA powodują stały wzrost zapotrzebowania na tego typu układy. Coraz bogatsza oferta producentów zawiera FPGA, które ze względu na złożoność i rozmieszczenie komórek logicznych można podzielić na trzy zasadnicze grupy (rys. 29) [54, 55]. a) b) Komórka logiczna Magistrala połączeniowa Komórka logiczna Magistrala połączeniowa c) Matryca połączeniowa Blok PLD Rys. 29 Podstawowe architektury układów programowalnych FPGA: układy z zasobami logicznymi rozmieszczonymi w postaci symetrycznej matrycy (a), jako wiersze macierzy (b) i hierarchiczne układy PLD (c)

33 Problemy projektowe w precyzyjnej metrologii odcinków czasu W układach pierwszej i drugiej grupy komórki logiczne rozmieszczone są odpowiednio w symetrycznej matrycy (rys. 29a) i jako wiersze macierzy (rys. 29b). W trzeciej grupie zasoby logiczne układu to struktury PLD (rys. 29c). Na początku lat 90-tych dostępne były także układy, których zasobami logicznymi było morze bramek. Były one produkowane przez firmy Algotronix, Concurrent Logic i Plessey. Jednak ze względu na duże rozdrobnienie zasobów logicznych nie zyskały znaczącej popularności. Podstawowe informacje o układach FPGA, wytwarzanych obecnie przez najbardziej popularnych producentów, zawiera tabela 2 [55, 56]. W tablicy tej każdy układ przyporządkowany został do jednej z wymienionych wyżej grup, zgodnie z jego architekturą. Należy zauważyć, że stały rozwój układów FPGA oraz wzrost ich złożoności powoduje coraz większe trudności w jednoznacznym klasyfikowaniu układów ze względu na ich architekturę a zwłaszcza w określeniu podstawowego elementu ich zasobów logicznych. Podaną w tabeli liczbę bramek ekwiwalentnych określa się dzieląc liczbę wszystkich tranzystorów znajdujących się w układzie przez liczbę tranzystorów potrzebnych do realizacji dwuwejściowej bramki NAND. Tabela 2. Podstawowe informacje o wybranych układach FPGA Producent Actel Architektura wiersze macierzy Podstawowy element kom. Liczba bramek ekwiwalentnych Technologia programow. multiplekser 8k 72k antifuse Atmel matryca RAM i mux 5k 150k S-RAM Altera hierarch. PLD PLA 1k 1073k EPROM AMD hierarch. PLD PLD - EEPROM Crosspoint wiersze macierzy pary tranzystorów 50k antifuse Gatefield hierarch. PLD PLD 123k EEPROM PlusLogic hierarch. PLD PLD - EPROM QuickLogic matryca multiplekser 1k 662k antifuse Xilinx matryca RAM 3k 876k S-RAM Programowanie układów FPGA umożliwiają, zawarte w nich, łączniki programowalne. Są one realizowane przy użyciu różnych technologii. Najczęściej jako łącznik wykorzystuje się komórkę pamięci S-RAM, złącze antifuse (przeciwłącznik) lub komórkę pamięci EPROM/EEPROM. W pierwszej z wymienionych technologii programowania komórka pamięci statycznej RAM wysterowuje tranzystor MOS, bramkę transmisyjną lub multiplekser, które stanowią łącznik właściwy (rys. 30). W najprostszym układzie z tranzystorem MOS (rys. 30a), aktywny stan logiczny przechowywany w komórce S-RAM powoduje włączenie tranzystora i zwarcie przyłączonych do źródła i drenu segmentów ścieżek. Jeśli komórka pamięci zawiera stan logicznie przeciwny następuje wyłączenie tranzystora czyli izolacja segmentów ścieżek. Zamiast pojedynczego tranzystora, jako łącznik, może być użyta para tranzystorów N-MOS i P-MOS, tworząca bramkę transmisyjną (rys. 30b). Jeśli łącznikiem jest multiplekser sterowany przez komórki pamięci S-RAM (rys. 30c) to liczba możliwych połączeń realizowanych przez łącznik wzrasta. Zawartość komórek S-RAM decyduje o tym, który segment sieci połączeniowej układu zostanie zwarty z wejściem komórki logicznej.

34 J. Kalisz, R. Pełka, R. Szplet a) b) c) komórka RAM komórka RAM komórka RAM segmenty ścieżek segment ścieżki segment ścieżki segment ścieżki segment ścieżki komórka RAM MUX wejście komórki logicznej Rys. 30 Sposoby programowania połączenia segmentów ścieżek przy użyciu komórki pamięci S-RAM sterującej tranzystorem MOS (a), bramką transmisyjną (b) lub multiplekserem (c) Główną zaletą programowania przy użyciu pamięci statycznej S-RAM jest możliwość szybkiego przeprogramowywania układu FPGA. Jednak w związku z tym, że pamięć S-RAM jest ulotna, zachodzi konieczność odnawiania jej zawartości po każdym włączeniu zasilania. W praktyce wykorzystuje się w tym celu zewnętrzną pamięć PROM, EPROM lub EEPROM, która konfiguruje układ FPGA w momencie zasilenia. Dodatkową wadą łączników tego typu jest ich relatywnie duża powierzchnia. Mimo względnie dużej złożoności cały łącznik programowalny jest wykonywany równocześnie z komórkami logicznymi i proces wytwarzania układu FPGA nie wymaga żadnych dodatkowych etapów technologicznych. Najbardziej znanymi firmami wykorzystującymi pamięć statyczną do programowania układów FPGA są XILINX, Atmel i Toshiba. Złącze antifuse jest elektrycznie programowalnym elementem dwukońcówkowym. Znane są dwie podstawowe struktury tego złącza. Pierwsza z nich, pokazana na rys. 31a, została opracowana w firmie Actel i nosi nazwę PLICE (Programmable Low Impedance Circuit Element). a) b) tlenek polikrzem krzem amorficzny dielektryk metal 2 tlenek metal 1 podłoże krzemowe n+ Rys. 31 Struktury łączników programowalnych typu PLICE (a) i ViaLink (b) W łączniku PLICE końcówkami są polikrzem (poly-si) i krzem dodatnio domieszkowany (n+). Przestrzeń międzykońcówkową wypełnia wielowarstwowy dielektryk tlenkowo - azotkowy (ONO: Oxygen-Nitrogen-Oxygen). Inną strukturę ma łącznik ViaLink wykorzystywany przez firmę QuickLogic (rys. 31b). W tym łączniku końcówkami są dwie warstwy metalu a przestrzeń między nimi wypełniona jest krzemem amorficznym.

35 Problemy projektowe w precyzyjnej metrologii odcinków czasu Zasada działania obydwu przeciwłączników jest jednakowa. Przestrzeń międzykońcówkowa w niezaprogramowanym łączniku jest wysokoomowym rezystorem (powyżej 100 MΩ) [56], co w praktyce stanowi przerwę pomiędzy segmentami ścieżek przyłączonych do końcówek złącza. Po przyłożeniu do końcówek napięcia programującego, o wartości znacznie przewyższającej typowy poziom sygnałów, następuje zaprogramowanie ( przepalenie ) złącza i jego rezystancja silnie maleje, powodując zwarcie właściwych segmentów ścieżek. Wartości napięć programujących są różne dla obydwu typów złączy i mieszczą się w przedziale od 11 V do 20 V [57]. Rezystancja szeregowa zaprogramowanego łącznika zależy od zastosowanego materiału międzykońcówkowego i jest odwrotnie proporcjonalna do wartości prądu programującego. Zwiększając wartość tego prądu od 5 ma do 15 ma można zmniejszyć rezystancję szeregową łączników z dielektrykiem ONO z 600 Ω do 100 Ω. Rezystancja złączy z krzemem amorficznym jest mniejsza i mieści się w zakresie od 50 Ω do 110 Ω. Pojemność pasożytnicza takiego złącza wynosi ok. 1.2 ff. Łączniki typu antifuse oferują więc najmniejsze wartości rezystancji szeregowej i pojemności pasożytniczej spośród wszystkich łączników wykorzystywanych w układach FPGA. Cechy powyższe pozwalają realizować układy działające z częstotliwością powyżej 200 MHz. Ponadto złącza antifuse charakteryzują się małymi rozmiarami. Są one mniejsze od powierzchni przecięcia się ścieżek połączeniowych, co pozwala na wytworzenie w typowym układzie FPGA prawie łączników. Duża liczba łączników w układzie zwiększa elastyczność podstawowej komórki logicznej i całego układu. Wadą złączy antifuse jest brak możliwości reprogramowania. Ponadto, ze względu na stosunkowo duże wartości prądów podczas programowania, konieczne jest stosowanie specjalnych tranzystorów programujących o relatywnie dużych rozmiarach. Często w układzie FPGA wykorzystuje się także tranzystory izolujące, które chronią część niskonapięciową układu przed wysokim napięciem programującym. Oprócz firmy QuickLogic łączniki z krzemem amorficznym wykorzystuje także firma Crosspoint. Natomiast technologię łączników z dielektrykiem ONO stosują firmy Actel i Texas Instruments. Firmy Altera i Plus Logic do programowania układów FPGA wykorzystują komórki pamięci EPROM. Komórkę taką stanowi tranzystor MOS z dodatkową, swobodną bramką (ang. floating gate), umieszczoną pomiędzy bramką sterującą i kanałem (rys. 32). V DD linia bitu bramka sterująca tranzystor EPROM linia słowa bramka swobodna GND Rys. 32 Komórka pamięci EPROM jako łącznik programowalny Programowanie komórki EPROM realizuje się poprzez przyłożenie wystarczająco wysokich napięć dodatnich do bramki sterującej i drenu. W stanie tym do bramki swobodnej

36 J. Kalisz, R. Pełka, R. Szplet zostaje wstrzyknięty pewien ładunek ujemny, który zwiększa napięcie progowe tranzystora. Po zakończeniu procesu programowania bramka swobodna, która nie ma żadnego wyprowadzenia zewnętrznego, pozostaje trwale naładowana, utrzymując tranzystor w stanie nieprzewodzenia. Tranzystor, wykorzystywany bezpośrednio jako łącznik programowalny, stanowi wówczas przerwę pomiędzy przyłączonymi do niego segmentami ścieżek. Kasowanie zawartości komórki EPROM polega na naświetleniu jej promieniowaniem nadfioletowym. Aby naświetlenie było możliwe, obudowa układu programowalnego musi być wyposażona w okienko ze szkła kwarcowego. Główną zaletą tej technologii programowania, podobnie jak technologii SRAM, jest zapewnienie reprogramowalności układów. Ponadto komórki pamięci EPROM nie wymagają, w odróżnieniu od komórek pamięci SRAM, programowania po każdorazowym włączeniu zasilania. Jednak przeprogramowanie nawet jednego łącznika EPROM wymaga skasowania zawartości wszystkich takich komórek w układzie i zapisania ich od nowa. Wiąże się to z każdorazowym wyjmowaniem układu scalonego z podstawki i naświetlaniem w kasowniku. Wady tej nie mają układy FPGA z łącznikami w postaci komórek pamięci EEPROM, które mogą być programowane elektrycznie bez usuwania z urządzenia, w którym pracują (ISP - In System Programmable). Struktury tranzystorów EPROM i EEPROM są podobne. W tranzystorze EEPROM, pomiędzy drenem a bramką swobodną, znajduje się dodatkowa, bardzo cienka warstwa tlenkowa. Umożliwia ona sterowany przepływ ładunku z drenu do bramki swobodnej i odwrotnie. Wadami technologii programowania EPROM/EEPROM są stosunkowo duża rezystancja łączników w stanie włączenia i konieczność zastosowania od trzech do pięciu dodatkowych etapów technologicznych w stosunku do procesu wytwarzania typowych układów CMOS. Komórki pamięci EEPROM jako łączniki wykorzystywane są przez firmy Gatefield i AMD. Podstawowe informacje dotyczące stosowanych technologii programowania zebrano w tabeli 3 [57]. Tabela 3. Podstawowe dane dotyczące technologii programowania układów FPGA. Technologia programowania S-RAM Ulotna tak Reprogramowalna Łącznik ONO nie nie Powierzchnia łącznika R [Ω] C [ff] Dodatkowe etapy techn. tak w układzie duża 0.5k -2k antifuse mały, tranzyst. progr. duży antifuse mały, Łącznik amorficzny nie nie tranzyst. progr. duży EPROM nie tak poza ukł. mała 2k - 4k EEPROM nie tak w układzie 2 x EPROM 2k - 4k >5 Wszystkie dane dotyczą procesu technologicznego 1.2 µm CMOS. Podane pojemności pasożytnicze odnoszą się wyłącznie do łączników i nie uwzględniają pojemności przyłączonych segmentów ścieżek lub tranzystorów programujących. Dla porównania, w tej samej technologii pojemność ścieżki o długości 10µm i minimalnej szerokości wynosi ok. 0.6 ff. W kontekście metod pomiarowych opisanych w p. 2.1 układy FPGA, oferując w swych zasobach logicznych tylko elementy cyfrowe, nadają się jedynie do realizacji przetworników

37 Problemy projektowe w precyzyjnej metrologii odcinków czasu o bezpośredniej konwersji czas-cyfra. Z tego punktu widzenia dla projektanta interesujące są układy o jak najmniejszych opóźnieniach wewnętrznych, tj. wprowadzanych przez komórki logiczne i łączniki. Jak już zauważono, układami o największej szybkości działania są układy z łącznikami typu antifuse. Układy takie wytwarzają m.in. firmy Actel i Texas Instruments, które stosują przeciwłączniki dielektryczne. Podstawowe komórki logiczne tych producentów są bardzo proste i zawierają czterowejściowy multiplekser, w pewnych komórkach uzupełniany przez przerzutnik. Jednak zarówno komórka kombinacyjna jak i z przerzutnikiem mają tylko po jednym wyjściu. Struktura taka uniemożliwia realizację złożonych komórek opóźniających w układach konwerterów. Architektura układów firmy Crosspoint, wykorzystująca przeciwłączniki amorficzne, jest drobnoziarnista (fine - grain). Opiera się ona nie na gotowych, uniwersalnych komórkach logicznych, lecz na morzu par tranzystorów. Dzięki temu można osiągnąć najwyższy stopień wykorzystania krzemu. Główną wadą układów o architekturze drobnoziarnistej jest potrzeba użycia relatywnie dużej liczby segmentów ścieżek i łączników programowalnych. Rozdrobnione zasoby połączeniowe zajmują zatem dużo miejsca i są przyczyną wzrostu opóźnień międzykomórkowych. W rezultacie drobnoziarniste FPGA są generalnie wolniejsze i osiągają niższy stopień integracji niż układy o architekturze gruboziarnistej (coarse - grain). Ponadto są stosunkowo drogie a ich asortyment jest ograniczony. Układy z przeciwłącznikami amorficznymi firmy QuickLogic mają architekturę gruboziarnistą. Komórka logiczna takiego układu ma 23 wejścia, 5 wyjść i bardzo elastyczną strukturę z przerzutnikiem typu D wyzwalanym zboczem oraz rozbudowanym układem kombinacyjnym, złożonym z 6 bramek typu AND i 3 multiplekserów [58, 59]. Schemat komórki logicznej układu firmy QuickLogic, skonfigurowanej jako komórka opóźniająca bezpośredniego przetwornika czas-cyfra został pokazany na rys. 7. Komórki wejścia/wyjścia Ścieżka zasilania Pionowa magistrala połaczeniowa Komórka logiczna pasic Ścieżka masy Poziome magistrale połączeniowe Rys. 33 Fragment metalizacji układu QL12x16B-0PL84C firmy QuickLogic

38 J. Kalisz, R. Pełka, R. Szplet Komórki logiczne bazujące na multiplekserach charakteryzują się dużą funkcjonalnością przy stosunkowo małej liczbie użytych tranzystorów. Jednak znaczna liczba niezbędnych wejść zajmuje dużo miejsca w zasobach połączeniowych układu. Stąd komórki o tak elastycznej strukturze mogą być wykorzystane tylko w układach z łącznikami o małych rozmiarach, jak złącze antifuse. Mimo to, w układach firmy QuickLogic powierzchnia zajmowana przez matryce połączeń oraz magistrale połączeniowe jest porównywalna z powierzchnią komórek logicznych. Fragment metalizacji układu wokół pojedynczej komórki logicznej pokazano na rys. 33. Stosunkowo mała powierzchnia przeciwłączników pozwala na dużą fragmentację ścieżek, co dodatkowo podnosi funkcjonalność układu. Układy firmy QuickLogic zawierają ścieżki o trzech różnych długościach, obejmujących jedną komórkę logiczną (segmented wires), cztery komórki (quad wires) lub wszystkie komórki w kolumnie lub w wierszu (express wires). Ponadto w układach tych znajdują się dwie wydzielone sieci sygnałów zegarowych PROCES PROJEKTOWANIA Z UKŁADAMI FPGA Proces projektowania urządzeń z układami FPGA jest złożony i jego przebieg może być różny ze względu na możliwość stosowania kilku odmiennych sposobów opisu układu lub rezygnację z nieobligatoryjnych etapów tego procesu. Zwykle jednak zawiera on następujące etapy: określenie założeń do projektu, wprowadzenie projektu w postaci schematu, listy połączeń, równań boolowskich lub opisu za pomocą języka VHDL lub Verilog HDL, pierwsza (pre-layout) symulacja projektu w celu weryfikacji poprawności funkcjonalnej, optymalizacja logiczna projektu, dekompozycja projektu w odniesieniu do architektury użytego układu FPGA, rozmieszczenie elementów projektu w układzie i dokonanie połączeń pomiędzy nimi, określenie parametrów czasowych projektu, druga (post-layout) symulacja projektu w celu weryfikacji poprawności czasowej, przygotowanie pliku z programem konfigurującym układ FPGA, programowanie układu i weryfikacja procesu programowania, testowanie układu FPGA. Prawie wszystkie z wymienionych wyżej etapów, oprócz pierwszego i ostatniego, wykonywane są w systemie projektowym dostarczanym zwykle przez producenta układu FPGA. Typowe elementy takiego systemu oraz ich wzajemne relacje w procesie projektowania pokazane są na rys. 34. W aplikacjach wymagających zapewnienia z dużą precyzją określonych opóźnień szczególnie ważne są etapy projektowania związane z rozlokowywaniem elementów projektu, wykonywaniem połączeń między nimi i symulacją czasową. Mimo, że komórki logiczne układów FPGA rozmieszczone są w pozornie regularnej matrycy, różnią się między sobą parametrami czasowymi, zwłaszcza czasem propagacji. Jest to związane z zaburzeniami w strukturze sieci połączeń, jakie występują przy krawędziach układu i wzdłuż obydwu jego osi symetrii. Nieregularności te spowodowane są głównie poprowadzonymi magistralami dla sygnałów zegarowych, zasilania oraz masy i wywołują zmiany typowych wartości opóźnień międzykomórkowych.

39 Problemy projektowe w precyzyjnej metrologii odcinków czasu Edytor schematowy Edytor tekstowy Nawigator hierarchiczny Edytor wymuszeń Symulacja funkcjonalna Symulator funkcjonalny i czasowy Przeglądarka wyników symulacji Fiter SpDE - optymalizacja - rozmieszczanie i łączenie elementów - analiza czasowa Symulacja czasowa Programator lub port JTAG Rys. 34 Elementy systemu do projektowania z układami FPGA Zmiany opóźnień są niewielkie w stosunku do bezwzględnych wartości czasów propagacji w komórkach i zwykle nie są uwzględniane w modelu sieci połączeń. Są jednak dość łatwo wykrywalne w czasie badań statystycznych układów pomiarowych zrealizowanych praktycznie. Przykładem eksperymentalnej weryfikacji opóźnień wewnętrznych układu FPGA jest histogram serii pomiarów (rys. 35), wykonanych bezpośrednim konwerterem C/C o rozdzielczości 200 ps [27, 60], który został zrealizowany w układzie QL12x16B firmy QuickLogic. Schemat logiczny tego konwertera pokazany został na rys komórki konwertera rozmieszczone zostały w czterech kolumnach układu FPGA, po 16 komórek w każdej kolumnie. Wysokość każdego słupka histogramu jest proporcjonalna do liczby załączeń odpowiadającej mu komórki opóźniającej. Z kolei liczba załączeń danej komórki zależy od wnoszonych przez nią opóźnień w torach IN i EN. Wzmiankowane wcześniej zaburzenia w czasach propagacji sygnałów powodują pojawianie się na histogramie słupków wyraźnie niższych (np. 16) lub wyższych (np. 15) od pozostałych. Odpowiadające tym słupkom komórki opóźniające (nr 15 i nr 16) umieszczone są przy krawędzi układu, przy czym komórka 15 jest ostatnią w jednym rzędzie a 16 pierwszą w następnym. Sytuacja powtarza się dla komórek 31 i 32, umieszczonych przy przeciwnej krawędzi układu. Niejednorodne czasy opóźnień obserwowane są także w obszarze poziomej osi symetrii układu, tj. w komórkach 23 i 24, 39 i 40, 55 i 56.

40 J. Kalisz, R. Pełka, R. Szplet Rys. 35 Histogram serii pomiarów wykonanych przy użyciu bezpośredniego konwertera C/C o rozdzielczości 200 ps Wynika stąd wniosek, że w celu osiągnięcia możliwie jednorodnych opóźnień w projektowanym układzie jego komórki należy rozmieszczać w układzie FPGA w jak najdłuższych fragmentach, co pozwala zminimalizować liczbę zakrętów i skrzyżowań z osią symetrii. Ponadto, zwykle niezbędne jest dodatkowe korygowanie opóźnień w układzie poprzez zmianę istniejących w nim obciążeń, tj. przyłączanie lub odłączanie dodatkowych, nieaktywnych wejść komórek logicznych. W związku z niedoskonałością modeli sieci połączeń wiedzę o rzeczywistych opóźnieniach w układzie potrzebną do wykonywania wspomnianych korekcji uzyskuje się zwykle na drodze prób i błędów. W przypadku wykorzystywania układów jednokrotnego programowania wiąże się to oczywiście z dodatkowymi kosztami. Jak już podano w p. 2, najbardziej predestynowaną metodą do precyzyjnego pomiaru czasu jest metoda interpolacji dualnej. Wykorzystywane w tej metodzie interpolatory powinny cechować się jak najbardziej zbliżonymi charakterystykami przetwarzania. Dla projektanta oznacza to, że struktura tych układów powinna być możliwie jednakowa a ponadto ich elementy powinny być rozlokowane w komórkach logicznych układu FPGA możliwie symetrycznie. W praktyce, dla osiągnięcia optymalnych parametrów układu, zwykle niezbędne jest ręczne rozlokowywanie najważniejszych jego elementów, przy uwzględnieniu wiedzy o potencjalnych zaburzeniach propagacyjnych w układzie programowalnym. Przykład rozlokowania podstawowych bloków licznika czasu i częstotliwości o rozdzielczości 200 ps [34], zrealizowanego w układzie QL16x24B firmy QuickLogic jest pokazany na rys. 36.