Języki Opisu Sprzętu

Transkrypt

1 Wykład 1 Elektronika IV rok Studium Zaoczne J.Kasperek P.J.Rajda

2 po co? 1G 256M 100M 10M 1M 100K 10K 4K 16K 256K 64K M 4M 1M M i??? Pentium i??? Wymogi pamięci: 1.50 na rok Wymogi CPU 1.35 na rok K

3 po co? Potrzeba narzędzia: INTEL projektantów 1 tys. tranzystorów INTEL INTEL PENTIUM ??? 20 projektantów 100 tys. tranzystorów 100 projektantów 3 mln tranzystorów 1000 projektantów 150 mln tranzystorów???? projektantów???? mln tranzystorów Współczesne wymagania: hardware-software codesign!!!

4 po co?

5 - organizacja zajęć 1. Wykład Wprowadzenie do układów PLD (Programmable Logical Devices) Języki opisu sprzętu: PALASM, ABEL, CUPL C, VHDL, VERILOG 2. Laboratorium Projekty Oprogramowanie 3. Zaliczenie 4. Egzamin Kontakt z prowadzącymi: C-3 p.502, tel. (617)3980 dr inż. Jerzy Kasperek kasperek@agh.edu.pl dr inż. Paweł J.Rajda pjrajda@agh.edu.pl

6 Program wykładu Wprowadzenie do układów PLD (Programmable Logic Devices) Klasyfikacja układów programowalnych Układy SPLD - przykłady struktur PAL i GAL Układy FPGA - przykład: seria Spartan2E Xilinx Język VHDL ( VHSIC Hardware Description Language ) Zakres zastosowania Przykłady kodu Pakiet Active HDL

7 Układy PLD Literatura Majewski, Łuba, Jasiński, Zbierzchowski, Programowalne moduły logiczne w syntezie układów cyfrowych Łuba, Markowski, Zbierzchowski, Komputerowe projektowanie układów cyfrowych w strukturach PLD Łuba, Jasiński, Zbierzchowski, Specjalizowane układy cyfrowe w strukturach PLD i FPGA Strony WWW producentów układów PLD Programmable Logic Jump Station

8 Układy PLD - klasyfikacja Source: Dataquest Logic Standard Logic ASIC Programmable Logic Devices (PLDs) Gate Arrays Cell-Based ICs Full Custom ICs SPLDs (PALs) CPLDs FPGAs SPLD Simple Programmable Logic Devices PAL (Programmable Array Logic, Vantis) GAL (Generic Array Logic, Lattice) PLA (Programmable Logic Array) CPLD Complex Programmable Logic Devices EPLD (Erasable Programmable Logic Device) PEEL (Programmable Electrically-Erasable Logic ) (ICT) EEPLD (Electrically-Erasable Programmable Logic Device) MAX (Multiple Array matrix, Altera) FPGA Field Programmable Gate Array fine grained, coarse grained

9 SPLD - Simple-Programmable Logic Devices PAL (Programmable Array Logic, AMD Vantis) PLA (Programmable Logic Array) GAL (Generic Array Logic, Lattice)

10 Podstawowa struktura układu typu PAL Układy typu PAL: programowalna matryca AND stała matryca OR

11 Układy PLD SPLD (Simple PLD) PAL (Programmable Array Logic) 16L8, 16R4, 16R6, 16R8 GAL (Generic Array Logic) 16V8, 20V8, 22V10, 26V12 PLA (Programmable Logic Array)

12 Układy PLD PAL16L8

13 Układy PLD PAL16L8

14 Układy PLD PAL16R8

15 Układy PAL rodziny 12,14,16,20 Technologia bipolarna Jednokrotne programowanie przez przepalenia fuse Rozkodowanie symbolu PAL xx Y z xx - liczba wejść Y - L-logika ujemna H-logika dodatnia C wyjścia komplementarne R wersja z przerzutnikami synchronicznymi RA wersja z przerzutnikami asynchronicznymi X, A wersja z układami arytmetycznymi S wersja z dzielonymi iloczynami z - liczba wyjść (kombinacyjnych lub rejestrowych)

16 Układy GAL - Generic Array Logic Rok 1985 Technologia E 2 CMOS Wielokrotne programowanie Czas kasowania 100ms GAL16V8 GAL 20V10 - światowy standard

17 Układy GAL ISP (In System Programmable) HDPLD High Density PLD

18 Układy PLD GAL22V10 W większych układach GAL liczba termów nie jest równa dla każdego pinu

19 Układy PLD GAL22V10 Makrocela układu GAL 22V10 Przerzutnik D z wejściami: Asynchronic Reset (AR) Synchronic Set (SR)

20 Makrocela układu GAL22V10

21 CUPL Compiler for Universal Programmable Logic Logical Devices, Inc.

22 Cykl projektowy PLD LST DOC MX ABS SI SO JED(1) JED(2) HEX opis projektu listing projektu (raport błędów) dokumentacja projektu rozwinięcie makr postać binarna projektu wektory testowe dla symulatora wyniki pracy symulatora JEDEC bez wektorów testowych JEDEC z wektorami testowymi ASCII hex

23 PRZYKŁAD cykl projektowy edycja (WAITGEN.PLD) kompilacja (WAITGEN.PLD) błąd? symulacja (WAITGEN.SI) błąd? programowanie układu

24 CUPL software

25 CSIM software

26 CUPL składnia języka Komendy preprocesora Liczby Listy Operatory logiczne Rozszerzenia zmiennych Równania logiczne Operatory porównania Tabele prawdy Automaty stanów Symulator

27 Case sensitive CUPL składnia języka Komentarz: /* to jest komentarz */ Każda linia, poza komentarzami i dyrektywami preprocesora, musi być zakończona przez średnik: każda linia; Równania logiczne: [!]variable[.extension] = expression; D0.OE = OUT_HIZ;!MEMW = MEM_SELECT;

28 CUPL liczby Liczba b 0 B 1101 O 663 D 92 h BA O [ ] H 7FXX Podstawa bin bin oct dec hex oct (zakres) hex (zakres) Dziesiętnie

29 Zmienne indeksowe: CUPL listy zmiennych Pin 2 = AD0; Pin 3 = AD1; Pin 4 = AD2; Pin [2..4] = [AD0..2]; Pola zmiennych: Pin 2 = stop; Pin 3 = dir; Pin 4 = clear; FIELD mode = [stop, dir, clear]; bit2 bit1 bit0

30 CUPL operatory logiczne Operator Funkcja Przykład Priorytet! NOT!A 1 & AND A & B 2 # OR A # B 3 $ XOR A $ B 4

31 CUPL automaty stanów!warunek warunek stan0 stan1 stan2 wyjście=1 SEQUENCE nazwa_sekwencji { PRESENT stan0 IF warunek NEXT stan1 OUT wyjście; DEFAULT NEXT stan0; PRESENT stan1 NEXT stan2;... }

32 PRZYKŁAD - schemat adres 3000h 2800h RESET CPU_CLK RAM1 (2k) RAM0 (2k) RDY CPU DATA ADDRESS!MEMR!MEMW RESET PLD READY!ROM_CS!RAM_CS1!RAM_CS0 A A!CS R/!W!CS A ROM RAM1 RAM0 R/!W!CS D D D 2000h 1000h ROM (8k) 0000h

33 PRZYKŁAD przebiegi CPU_CLK A WAŻNY ADRES!MEMR WAIT1 WAIT2!ROM_CS READY

34 PRZYKŁAD wyprowadzenia A15 A14 A13 A12 A11!MEMW!MEMR RESET CPU_CLK I I I I I I I I OE I/O I/O RO RO I/O I/O !ROM_CS READY WAIT1 WAIT2!RAM_CS1!RAM_CS0 11

35 PRZYKŁAD format pliku PLD Nagłówek Komentarz funkcjonalny Menu PLD Deklaracje we / wy Deklaracje pól bitowych i zmiennych pomocniczych Równania logiki

36 PRZYKŁAD deklaracje we/wy /** WEJŚCIA **/ PIN 1 = cpu_clk ; /* zegar CPU */ PIN [2..6] = [a15..11] ; /* Linie adresowe CPU */ PIN [7,8] =![memw,memr] ; /* Stroby zapisu i odczytu */ PIN 9 = reset ; /* Reset systemu */ PIN 11 =!oe ; /* Output Enable */ /** WYJŚCIA **/ PIN 19 =!rom_cs ; /* wybranie ROM */ PIN 18 = ready ; /* Sygnał READY CPU */ PIN 15 = wait1 ; /* Początek stanu Wait */ PIN 14 = wait2 ; /* Koniec stanu Wait */ PIN [13,12] =![ram_cs1..0]; /* wybranie RAM 0..1 */

37 PRZYKŁAD deklaracje, równania logiki /** DEKLARACJE PÓL BITOWYCH I ZMIENNYCH POMOCNICZYCH **/ FIELD memadr = [a15..11]; /* adres ROM / RAM */ memreq = memw # memr; /* zmienna pomocnicza */ /* dostęp do pamięci */ /* "memreq" */ /** RÓWNANIA SYMBOLICZNE **/ select_rom = memr & memadr:[ fff]; /* dekodowanie ROM */ ram_cs0 = memreq & memadr:[ ff]; /* dekodowanie RAM0 */ ram_cs1 = memreq & memadr:[ fff]; /* dekodowanie RAM1 */ ready.oe = select_rom; /* sterowanie buforem */ /* linii READY */

38 PRZYKŁAD opis przy pomocy automatu stanów!select_rom S0 rom_cs select_rom S1 rom_cs S2 rom_cs ready select_rom!select_rom Automat synchroniczny oczekuje w stanie S0 na wybór ROM przez CPU, po wybraniu ROM wstawia jeden cykl oczekiwania S1 i tam, przez sterowanie linią ready=0, zatrzymuje CPU tak, że dane z ROM mogą być przeczytane. Następnie przechodzi do S2 i po przeczytaniu danych przez CPU (nieaktywny select_rom) wraca do stanu S0.

39 PRZYKŁAD opis przy pomocy automatu stanów FIELD wait = [wait2,wait1]; /* pole bitowe "wait" */ $define S0 0 /* definicja symbolicznych nazw reprezentujących */ $define S1 1 /* aktualne stany bitów stanu */ $define S2 3 /* - dyrektywa preprocesora */ SEQUENCE wait { /* Definicja sekwencji */ PRESENT S0 IF select_rom OUT rom_cs; /* asynchroniczne sterowanie */ /* linią "rom_cs" */ IF select_rom NEXT S1; /* czekaj aż żądanie dostępu */ DEFAULT NEXT S0; /* do ROM */ PRESENT S1 OUT rom_cs; /* steruj dalej "rom_cs" */ NEXT S2; /* przejdź do następnego stanu */ PRESENT S2 OUT ready; /* ustaw READY -> CPU czyta ROM */ /* ready.oe = select_rom */ IF select_rom OUT rom_cs; /* asynchroniczne sterowanie */ /* linią "rom_cs" */ IF!select_rom NEXT S0; /* czekaj na następny dostęp */ DEFAULT NEXT S2; } /* czekaj aż CPU przeczyta */

40 PRZYKŁAD deklaracje, równania logiki!select_rom S0 rom_cs select_rom S1 rom_cs S2 rom_cs ready select_rom!select_rom PRESENT S0 IF select_rom OUT rom_cs; /* asynchroniczne sterowanie */ /* linią "rom_cs" */ IF select_rom NEXT S1; /* czekaj aż żądanie dostępu */ DEFAULT NEXT S0; /* do ROM */ CPU_CLK!ROM_CS READY

41 PRZYKŁAD deklaracje, równania logiki!select_rom S0 rom_cs select_rom S1 rom_cs S2 rom_cs ready select_rom!select_rom PRESENT S1 OUT rom_cs; /* steruj dalej "rom_cs" */ NEXT S2; /* przejdź do następnego stanu */ CPU_CLK!ROM_CS READY

42 PRZYKŁAD deklaracje, równania logiki!select_rom S0 rom_cs select_rom S1 rom_cs S2 rom_cs ready select_rom!select_rom PRESENT S2 OUT ready; /* ustaw READY -> CPU czyta ROM */ /* ready.oe = select_rom */ IF select_rom OUT rom_cs; /* asynchroniczne sterowanie */ /* linią "rom_cs" */ IF!select_rom NEXT S0; /* czekaj na następny dostęp */ DEFAULT NEXT S2; } /* czekaj aż CPU przeczyta */ CPU_CLK!ROM_CS READY

43 PRZYKŁAD deklaracje, równania logiki!select_rom S0 rom_cs select_rom S1 rom_cs S2 rom_cs ready select_rom!select_rom PRESENT S2 OUT ready; /* ustaw READY -> CPU czyta ROM */ /* ready.oe = select_rom */ IF select_rom OUT rom_cs; /* asynchroniczne sterowanie */ /* linią "rom_cs" */ IF!select_rom NEXT S0; /* czekaj na następny dostęp */ DEFAULT NEXT S2; } /* czekaj aż CPU przeczyta */ CPU_CLK!ROM_CS READY

44 CPLD kontra FPGA typu PAL więcej logiki kombinacyjnej mała / średnia wielokrotna struktura 22V10 do 200 MHz przewidywalne opóźnienia ARCHITEKTURA GĘSTOŚĆ SZYBKOŚĆ typu Gate Array więcej przerzutników średnia / duża do kilku milionów bramek do 200 MHz opóźnienia zależne macierz łączeniowa POŁĄCZENIA połączenia odcinkami

45 Architektura FPGA Bloki we/wy (Input Output Block) Bloki logiki (Configurable Logic Block) Zasoby połączeniowe

46 Architektura FPGA

47 Cechy użytkowe układów FPGA Idealna technologia dla aplikacji dedykowanych (Fast Time-to-Market) Zalety integracji (niski koszt, mały pobór mocy, małe wymiary, System on Chip) Niższe koszty i mniejsze ryzyko niż układy ASIC (no NRE, minimum order size, or inventory risk, no long delay in design and testing) Bardzo szybkie przetwarzanie danych massively parallel operation much faster than DSP engines Reprogramowalne w każdym z etapów produkcji i użytkowania in design, in manufacturing, after installation allows unlimited product differentiation Technika Cyfrowa J.Kasperek P.J.Rajda 2002 Katedra Elektroniki AGH Kraków

48 Rozwój układów FPGA Bigger, Faster, Cheaper FPGAs Miliony bramek (8M dla XC2V800) Miliony bitów RAM dla aplikacji (3M w 18kb blokach dla XC2V800) >200 MHz częstotliwość zegara systemu 800 Mbps I/O transfer danych cena od 0.3 to 3 za blok Logic Cell (LUT plus flip-flop ) najniższa dla serii SpartanXL Najwyższa dla serii Virtex-II FPGAs have evolved from glue logic to system platforms Technika Cyfrowa J.Kasperek P.J.Rajda 2002 Katedra Elektroniki AGH Kraków

49 Xilinx Spartan2E

50 Kit Digilent D2E Układ XC2S200E-PQ208: macierz CLB 28 x 42 (1,176 CLBs, 5,292 LCs) 146 sygnałów dla użytkownika 75,264 bity pamięci rozproszonej 56K pamięci blokowej (14 bloków) Płyta D2E: sygnałów dla użytkownika UV, 3.3V, GND na każdym złączu JTAG & RS232 header, MODE jumper Program Enable switch

51 Kit Digilent DIO1 & DIO2

52 Xilinx Spartan2E coarse grain 50, ,000 system gates 200+ MHz system performance clock DLLs pamięć użytkowa Select RAM+ rozproszona do 220 Kb blokowa do 280 Kb (bloki 4Kb) zewnętrzna: ZBT, DDR, QDR... pamięć konfiguracji SRAM (4 tryby + ReadBack) port JTAG (testowanie + konfiguracja) zasilanie: CLBs 2,5V IOBs 3,3V max.

53 Spartan2E - CLB Configurable Logic Block przerzutnik / zatrzask Clock Enable SS / SR / AP / AC LUT (Look-Up-Table)

54 Spartan2E - CLB LUT: 4-wejściowy generator funkcji SinglePort / DualPort RAM 16-stopniowy rejestr przesuwny

55 Spartan2E CLB Multipleksery: MUXF5 dowolne funkcje 5 zmiennych multiplekser 4:1 wybrane funkcje 6 9 zmiennych MUXF6 dowolne funkcje 6 zmiennych multiplekser 8:1 wybrane funkcje 7 19 zmiennych

56 Spartan2E - IOB Programowalne: pull-up pull-down weak-keeper clamp diode

57 Spartan2E Zasoby połączeniowe Lokalne (Local Routing): pomiędzy LUT / FF / GRM, sprzężenia zwrotne, bezpośrednie połączenia poziome. Ogólne (General Purpose Routing) GRM (Global Routing Matrix), 4 kierunki po 6 linii typu single, 4 kierunki po 24 linie hex sterowanie na jednym z końców, odbiór na drugim końcu lub w połowie, 1/3 dwukierunkowych, 12 linii long (dwukierunkowe, pionowe i poziome, przez całą strukturę).

58 Połączenia I/O (I/O Routing - VersaRing) Dedykowane (Dedicated Routing) 4 dzielone linie 3-stanowe, 2 linie carry Globalne (Global Routing) primary: 4 ścieżki zegarowe (Clock Routing) secondary: 24 backbone lines, sterują 12 pion. długimi liniami Spartan2E Zasoby połączeniowe

59 Spartan2E Zasoby pamięciowe

60 Spartan2E Distributed RAM SinglePort RAM 16x1 SinglePort RAM 32x1

61 Spartan2E Distributed RAM DualPort RAM 16x1 ShiftRegister 32x1

62 Spartan2E Block RAM

63 Spartan2E konfiguracja Tryby konfiguracji: Slave Serial Master Serial Slave Parallel (SelectMAP) Boundary Scan (JTAG) ReadBack: weryfikacja pamięci konfiguracji oraz stanów przerzutników i zawartości pamięci (debug)

64 VHDL co to jest? Definicja VHDL - VHSIC Hardware Description Language Very High Speed Integrated Circuit It is "a formal notation intended for use in all phases of the creation of electronic systems.... it supports the development, verification, synthesis, and testing of hardware designs, the communication of hardware design data..." [IEEE Standard VHDL Language Reference Manual]

65 VHDL jak, gdzie, kiedy? Zakres stosowania Modelowanie A(1..0) A= 01? Z Z <= 1 when A = 01 else 0 ;

66 VHDL jak, gdzie, kiedy? Zakres stosowania Symulacja A(1) A(0) Z

67 VHDL jak, gdzie, kiedy? Zakres stosowania Synteza (automatyczna) translacja opisu w języku HDL na strukturę w postaci listy połączeń elementarnych bloków funkcyjnych docelowej platformy sprzętowej (bramek, przerzutników, pamięci i innych) A(0) A(1) Z

68 VHDL jak, gdzie, kiedy? Projektowanie systemu

69 VHDL jak, gdzie, kiedy? Proces projektowania

70 VHDL jednostki projektowe Jednostki projektowe Biblioteki entity architecture configuration package kompilator VHDL entity architecture configuration package

71 VHDL jak, gdzie, kiedy? Jednostki projektowe entity name entity COMPARE is port (A,B: in bit; C: out bit); end COMPARE; architecture style of name architecture BEHAVIORAL of COMPARE is begin process (A,B) begin if (A=B) then C <= 1 ; else C <= 0 ; end if; end process; end arch_behavioral;

72 VHDL przykłady Dekoder entity DECODER is port(d: in bit_vector (0 to 3); ZERO: out boolean; ONE: out boolean; EIGHT: out boolean; NINE: out boolean); end DECODER; architecture FIRST of DECODER is begin NINE <= (D= 1001 ); EIGHT <= (D= 1000 ); ONE <= (D= 0001 ); ZERO <= (D= 0000 ); end FIRST;

73 VHDL przykłady Komparator entity COMPARE is port(a,b: in bit_vector (0 to 7); EQL: out bit_vector (0 to 7)); end COMPARE; architecture SECOND of COMPARE is begin EQL <= not (A xor B); end SECOND; Gdzie na tym schemacie jest błąd?

74 VHDL przykłady Multiplekser entity MPLEXER is port(d: in bit_vector (0 to 7); A: in integer range 0 to 7; X: out bit); end MPLEXER; architecture THIRD of MPLEXER is begin X <= D(A); end THIRD;

75 VHDL przykłady Sumator use IEEE.STD_LOGIC_UNSIGNED.all; entity SUM is port(a,b: in std_logic_vector (0 to 2); Cin: in std_logic; S: out std_logic_vector (0 to 2); Cout: out std_logic); end SUM; architecture FOURTH of SUM is signal V: std_logic_vector (0 to 3); begin V <= A + B + Cin; S <= V(0 to 2); Cout <= V(3); end FOURTH;

76 VHDL przykłady Licznik architecture FIFTH of COUNT is begin process (C, CLR) begin if CLR='1' then Q := 0; elsif C='1' and C'event then if CE='1' then if Q = 9 then Q := 0; else Q := Q + 1; end if; end if; end if; end process; end FIFTH;

77 VHDL przykłady Powielanie logiki entity loop_stmt is port (a: bit_vector (0 to 3); m: out bit_vector (0 to 3)); end loop_stmt; architecture example of loop_stmt is begin process (a) variable b: bit; begin b := '1'; for i in 0 to 3 loop b := a(3-i) and b; m(i) <= b; end loop; end process; end example;

78 VHDL i co z tego? Zalety Specyfikacja projektu niezależna od technologii możliwość współpracy z wieloma producentami uniknięcie problemów z wycofywanymi technologiami łatwe ulepszenia i poprawy Automatyzacja projektowania niskiego poziomu krótszy czas projektowania redukcja kosztów eliminacja błędów niskiego poziomu Poprawa jakości projektu łatwe sprawdzanie opcjonalnych technologii weryfikacja działania na wysokim poziomie łatwa weryfikacja implementacji modularność projektu łatwa wymiana do innych celów

79 VHDL - wczoraj 1980 DoD USA początek programu rozwijania technologii układów VHSIC (Very High Speed Integrated Circuits) 1981 Woods Hole, Massachusetts - konferencja na temat założeń przyszłego standardu HDL 1983 DoD ustala założenia VHDL: VHSIC Hardware Description Language kontrakt otrzymują : Intermetrics, TI i IBM 1984 gotowa wersja zwolnienie z restrykcji ITAR (US International Traffic and Arm Regulation), VHDL 7.2 wraz z referencjami przekazany do IEEE celem standaryzacji i dalszego rozwoju 1987 wydany opis IEEE Std wydana nowelizacja IEEE Std wydana errata IEEE Std 1076a-1993

80 VHDL - jutro VHDL Analysis and Standardization Group (VASG) VHDL 200x TextIO enhancements/improvements Direct C/C++, Verilog calls / interface Performance XMR (Signal Spy)

81 VHDL literatura A Guide to VHDL, S. Mazor, P. Langstraat VHDL Analysis and Modelling of Digital Systems, Z. Navabi VHDL Hardware Description and Design, R. Lipsett, C. Schaefer, C. Ussery The VHDL Cookbook, P. J. Ashenden VHDL programming: with advanced topics, L. Baker VHDL starter's guide, S. Yalamanchili VHDL for designers, S. Sjoholm, L. Lindh VHDL made easy!, D. Pellerin, D. Taylor VHDL answers to frequently asked questions, B. Cohen VHDL and AHDL digital systems implementation, F. A. Scarpino VHDL: język opisu i projektowania układów cyfrowych, W. Wrona Active-VHDL Series BOOK#2 EVITA Interactive Tutorial, J. Mirkowski, M. Kapustka, Z. Skowroński, A. Biniszkiewicz VHDL: a logic synthesis approach, D. Naylor, S. Jones

82 VHDL literatura Kevin Skahill Józef Kalisz Marek Zwoliński Włodzimierz Wrona

83 VHDL zasoby w Internecie Grupa dyskusyjna: comp.lang.vhdl EDA Industry Working Groups homepage: Accellera: Programmable Logic Jump Station: Design Automation Cafe: The Hamburg VHDL archive: Doulos High Level Design Web site: RASSP WWW site: ESA (European Space Agency): University of Cincinnati: ftp://ftp.ececs.uc.edu/pub/vhdl Leroy's Engineering Web Site: or VHDL-online, University of Erlangen-Nürnberg: VHDL info pages of the Microelectronics Department (University of Ulm, Germany):

84 VHDL tutoriale An Introductory VHDL Tutorial, Green Mountain Computing Systems: VHDL Synthesis Tutorial by Bob Reese, Electrical Engineering Department Mississippi State University: Introduction to VITAL '95 by Steve Schulz: VHDL-Modelling And Synthesis Of The DLXS RISC Processor by Martin Gumm, University of Stuttgart: ftp://ftp.informatik.uni-stuttgart.de/pub/vhdl/vlsi_course/ Doulos High Level Design Web site; A Hardware Engineers Guide to VHDL: VHDL Synthesis Tutorial from APS: Interactive VHDL Tutorial from Aldec, Inc.: FPGA Synthesis by Scott E. Harrington: VHDL Tutorial by Ulrich Heinkel, Thomas Bürner and Martin Padeffke (in English and German): VHDL-FSM-Tutorial by Martin Padeffke: VHDL Verification Course by Stefan Doll: A small VHDL-Tutorial: MicroLab VLSI Design course:

85 VHDL free IP cores OpenIP home page: The Free-IP Project Home Page: Free behavioral models from Alatek: The Hamburg VHDL archive: RASSP www site: Doulos High Level Design Web site; Monthly-updated Original Models (developed by Doulos): EDIF LPM - Library of Parameterized Modules: Micron Technology, Inc. (memories): A VHDL synthesizable model for the MICROCHIP PIC 16C5X microcontroller by Tom Coonan: VHDL Library of Arithmetic Units developed by R. Zimmermann: CMOSexod:

86 VHDL firmy (produkty) Accolade Design Automation, (PeakFPGA) Aldec, (Active-HDL) Cadence Design Systems Cypress Semiconductor (Warp) Data I/O Corporation (Synario) Green Mountain Computing Systems, (VHDL Studio) Model Technology, (V-System, ModelSim) Exemplar (LeonardoSpectrum) Synplicity (SynplifyPro) Synopsys (FPGA Compiler, FPGA Express) InnovEDA, (dawniej: Viewlogic Systems) Xilinx, (XST)

87 VHDL Aldec / Alatec Produkty Software (ActiveCAD, ActiveHDL) Hardware-based Simulation Accelerators IP Cores Donacja dla laboratorium: Komputery 8 PC Oprogramowanie (ActiveHDL) 20 sites license (professional) Student Edition Oddział Kraków!

88 VHDL Aldec / Alatec Praktyki studenckie Prace dyplomowe (IP Cores) µp/µc: PIC17C4x, PIC16C5x, 8051-SoC peryferia: 8251-SIO, 8255-PIO, 8257-DMA, 8259-INT interfejsy: CAN, UART/IrDA, USB, I2S, PS/2 telekom: Reed-Solomon, Viterbi, Utopia, DTMF, MP3, ADPCM i wiele nowych! Praca zawodowa

89 ActiveHDL moduły

90 ActiveHDL moduły

91 ActiveHDL Design Flow

92 ActiveHDL HDL

93 ActiveHDL BDE

94 ActiveHDL FSM

95 ActiveHDL Design Browser

96 ActiveHDL Waveform Viewer

97 ActiveHDL List Viewer

98 ActiveHDL Library Manager

99 Ciąg dalszy nastąpi...