Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. Automaty stanów
|
|
- Kazimierz Matysiak
- 7 lat temu
- Przeglądów:
Transkrypt
1 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 6 (2h) Automaty stanów Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza układów cyfrowych studia niestacjonarne, II stopnia, semestr 2 EZ2B Opracował: dr inż. Łukasz Sajewski Białystok
2 1. Cel i zakres ćwiczenia Celem ćwiczenia jest projektowanie i implementacja prostych automatów stanu w układach programowalnych z użyciem struktur blokowych i języka VHD. Automaty typu Moore a i Mealy ego są podstawowymi konstrukcjami w tej dziedzinie a ich znajomość pozwala na sprawne rozwiązywanie zadań z wykorzystaniem układów sekwencyjnych. 2. Automaty Moore a i Mealy ego Automatem Moore a nazywamy uporządkowaną piątkę (Q, X, Y, δ, λ) gdzie: Q jest skończonym zbiorem niepustym, nazwanym zbiorem stanów automatu, X jest skończonym zbiorem niepustym, nazwanym alfabetem wejściowym, Y jest skończonym zbiorem niepustym, nazwanym alfabetem wyjściowym, δ : Q X Q jest funkcją przejść a λ : Q Y jest funkcją wyjść. Rys. 1. Przykład automatu Moore a (opis algebraiczny, tablica przejść-wyjść, graf) Na rysunku 1 widnieje przykładowy automat Moore a. Automat ten posiada trzy stany wewnętrzne Q = {q1, q2, q3} dwa wejścia X = {x1, x2} oraz dwa wyjścia Y = {y1, y2}. Opis działania tego automatu dany jest tablicą przejść-wyjść oraz grafem, natomiast opis słowny przykładu jest następujący: Jeżeli automat znajduje się w stanie q1 i na wejściu x1 nastąpi zmiana sygnału, automat przechodzi do stanu q3 (δ(q1, x1) = q3). Jeżeli automat znajduje się w stanie q1 i na wejściu x2 nastąpi zmiana sygnału, automat pozostaje w stanie q1 (δ(q1, x2) = q1). Jeżeli automat znajduje się w stanie q2 i na wejściu x1 nastąpi zmiana sygnału, automat pozostaje w stanie q2 (δ(q2, x1) = q2). Jeżeli automat znajduje się w stanie q2 i na wejściu x2 nastąpi zmiana sygnału, automat przechodzi do stanu q3 (δ(q2, x2) = q3). Jeżeli automat znajduje się w stanie q3 i na wejściu x1 nastąpi zmiana sygnału, automat przechodzi do stanu q2 (δ(q3, x1) = q2). Jeżeli automat znajduje się w stanie q3 i na wejściu x2 nastąpi zmiana sygnału, automat przechodzi do stanu q1 (δ(q3, x2) = q1). Jeżeli automat jest w stanie q1 lub q2 to na wyjściu następuje zmiana sygnału y1. Jeżeli automat jest w stanie q3 to na wyjściu następuje zmiana sygnału y2. W automacie Moore a zmiana stanu następuje na podstawie wartości sygnałów wejściowych X na narastającym zboczu sygnału zegarowego CK, sygnał wyjściowy Y zależy tylko od stanu Q a jego zmiana może nastąpić również tylko na zboczu sygnału zegarowego. 2
3 Kod VHD realizujący powyższe zadanie ma postać: IBRARY ieee; USE ieee.std_logic_1164.all; ENTITY moorea IS PORT(CK : IN STD_OGIC; X : IN STD_OGIC_VECTOR(1 DOWNTO 0); --X={x1,x2} Y : OUT STD_OGIC_VECTOR(1 DOWNTO 0)); --Y={y1,y2} END ENTITY; ARCHITECTURE rtl OF moorea IS TYPE Q IS (q1, q2, q3); --definicja 3 elementowego typu wyliczeniowego - Q={q1,q2,q3} SIGNA stan : Q; -- sygnał pamiętający stan bieżący PROCESS (CK) -- funkcja przejścia aktywowana zmianą sygnału zegarowego IF rising_edge(ck) THEN -- wykrywanie zbocza narastającego CASE stan IS WHEN q1 => IF X = "10" THEN stan <= q3; ESIF X = "01" THEN stan <= q1; WHEN q2=> IF X = "10" THEN stan <= q2; ESIF X = "01" THEN stan <= q3; WHEN q3=> IF X = "10" THEN stan <= q2; ESIF X = "01" THEN stan <= q1; END CASE; END IF; END PROCESS; PROCESS (stan) -- funkcja wyjścia aktywowana zmianą stanu Q CASE stan IS WHEN q1 => Y <= "10"; WHEN q2 => Y <= "10"; WHEN q3 => Y <= "01"; END CASE; END PROCESS; END rtl; ist. 1. Trzy stanowy automat Moore a dany rysunkiem 1 Automatem Mealy ego nazywamy uporządkowaną piątkę (Q, X, Y, δ, λ) gdzie: Q jest skończonym zbiorem niepustym, nazwanym zbiorem stanów automatu, X jest skończonym zbiorem niepustym, nazwanym alfabetem wejściowym, Y jest skończonym zbiorem niepustym, nazwanym alfabetem wyjściowym, δ : Q X Q jest funkcją przejść a λ : Q X Y jest funkcją wyjść. 3
4 Rys. 2. Przykład automatu Mealy ego (opis algebraiczny, tablica przejść-wyjść, graf) Na rysunku 2 widnieje przykładowy automat Mealy ego. Automat ten posiada trzy stany wewnętrzne Q = {q1, q2, q3} dwa wejścia X = {x1, x2} oraz trzy wyjścia Y = {y1, y2, y3}. Opis działania tego automatu dany jest tablicą przejść-wyjść oraz grafem, natomiast opis słowny przykładu jest następujący: Jeżeli automat znajduje się w stanie q1 i na wejściu x1 nastąpi zmiana sygnału, automat przechodzi do stanu q3 (δ(q1, x1) = q3). Jeżeli automat znajduje się w stanie q1 i na wejściu x2 nastąpi zmiana sygnału, automat pozostaje w stanie q1 (δ(q1, x2) = q1). Jeżeli automat znajduje się w stanie q2 i na wejściu x1 nastąpi zmiana sygnału, automat pozostaje w stanie q2 (δ(q2, x1) = q2). Jeżeli automat znajduje się w stanie q2 i na wejściu x2 nastąpi zmiana sygnału, automat przechodzi do stanu q3 (δ(q2, x2) = q3). Jeżeli automat znajduje się w stanie q3 i na wejściu x1 nastąpi zmiana sygnału, automat przechodzi do stanu q2 (δ(q3, x1) = q2). Jeżeli automat znajduje się w stanie q3 i na wejściu x2 nastąpi zmiana sygnału, automat przechodzi do stanu q1 (δ(q3, x2) = q1). Jeżeli automat znajduje się w stanie q1 i na wejściu x1 nastąpi zmiana sygnału, to na wyjściu następuje zmiana stanu wyjścia y3 (λ(q1, x1) = y3). Jeżeli automat znajduje się w stanie q1 i na wejściu x2 nastąpi zmiana sygnału, to na wyjściu następuje zmiana stanu wyjścia y1 (λ(q1, x2) = y1). Jeżeli automat znajduje się w stanie q2 i na wejściu x1 nastąpi zmiana sygnału, to na wyjściu następuje zmiana stanu wyjścia y2 (λ(q2, x1) = y2). Jeżeli automat znajduje się w stanie q2 i na wejściu x2 nastąpi zmiana sygnału, to na wyjściu następuje zmiana stanu wyjścia y3 (λ(q2, x2) = y3). Jeżeli automat znajduje się w stanie q3 i na wejściu x1 nastąpi zmiana sygnału, to na wyjściu następuje zmiana stanu wyjścia y1 (λ(q3, x1) = y1). Jeżeli automat znajduje się w stanie q3 i na wejściu x2 nastąpi zmiana sygnału, to na wyjściu następuje zmiana stanu wyjścia y2 (λ(q3, x2) = y2). W automacie Mealy ego sygnał wyjściowy Y zależy od sygnału wejściowego X i aktualnego stanu Q, oznacza to możliwość wielokrotnej zmiany wyjścia Y w trakcie jednego okresu sygnału zegarowego CK. Jest to zatem rozwiązanie wrażliwe na zakłócenia sygnału wejściowego. Kod VHD realizujący powyższe zadanie ma postać: IBRARY ieee; USE ieee.std_logic_1164.all; ENTITY mealyego IS PORT (CK : IN STD_OGIC; X : IN STD_OGIC_VECTOR(1 DOWNTO 0);-- X={x1,x2} 4
5 Y : OUT STD_OGIC_VECTOR(2 DOWNTO 0));-- Y={y1,y2,y3} END ENTITY; ARCHITECTURE rtl OF mealyego IS TYPE Q IS (q1, q2, q3); -- definicja 3 elementowego typu wyliczeniowego - Q={q1,q2,q3} SIGNA stan : Q; -- sygnał pamiętający stan bieżący PROCESS (CK) -- funkcja przejścia aktywowana zmianą sygnału zegarowego IF (rising_edge(ck)) THEN -- wykrywanie zbocza narastającego CASE stan IS WHEN q1 => IF X = "10" THEN stan <= q3; ESIF X = "01" THEN stan <= q1; WHEN q2 => IF X = "10" THEN stan <= q2; ESIF X = "01" THEN stan <= q3; WHEN q3 => IF X = "10" THEN stan <= q2; ESIF X = "01" THEN stan <= q1; END CASE; END IF; END PROCESS; PROCESS (stan, X) -- funkcja wyjścia aktywowana zmianą stanu Q lub wejścia X CASE stan IS WHEN q1 => IF X = "10" THEN Y <= "001"; ESIF X = "01" THEN Y <= "100"; WHEN q2 => IF X = "10" THEN Y <= "010"; ESIF X = "01" THEN Y <= "001"; WHEN q3 => IF X = "10" THEN Y <= "100"; ESIF X = "01" THEN Y <= "010"; END CASE; END PROCESS; END rtl; ist. 2. Trzy stanowy automat Mealy ego dany rysunkiem 2 Po włączeniu układu, jeżeli nie został użyty sygnał reset, automat stanu powinien rozpocząć pracę od pierwszego stanu opisanego w procesie przejścia (pierwszy warunek instrukcji case). Czasami w skutek zakłóceń i niewłaściwego kodowania układ może znaleźć się w przypadkowym, nieokreślonym w procesie przejść stanie, oznacza to jego niekontrolowaną pracę. Niewłaściwe kodowanie wiąże się z potencjalną liczbą stanów w 5
6 których może znaleźć się układ, przyjętym sposobem kodowania oraz strukturą instrukcji case decydującej o zmianie stanu. W poprzednich przykładach nie narzucano sposobu kodowania stanów, zatem kompilator zastosował kodowanie minimalną liczbą bitów. Ten rodzaj kodowania oznacza użycie najmniejszej niezbędnej liczby n bitów słowa kodującego, z której wynika potencjalna liczba stanów do zakodowania równa 2 n. Jeżeli jest ona większa niż faktyczna liczba stanów w układzie oznacza to, że wystąpią stany nadmiarowe - czyli nieokreślone. W celu zmniejszenia ryzyka związanego z wejściem układu w taki stan stosuje się: - "bezpieczne automaty stanu", - klauzulę when others w instrukcji case zmieniającej stan, - specjalne narzucone przez użytkownika formy kodowania - np. "gorącą jedynką". 3. Kodowanie automatów Jedną z możliwości zakodowania automatu typu Moore a jest użycie licznika w połączeniu z układem kombinacyjnym. Zadanie 1: Przygotować układ który posiada jedno wejście zegarowe clk i siedmiobitowe wyjście. Wejście wyznacza tempo zmian wyświetlanych znaków na wyświetlaczu siedmiosegmentowym. Porządek (kolejność) wyświetlanych znaków jest narzucony. Znaki i ich kolejność przewidziane są następująca tablicą. Tabl. 1. ista znaków konwertera Stan licznika Znak Jedno z rozwiązań tego zadania wskazuje poniższy rysunek H E O Rys. 3. Schemat blokowy układu Zadanie to opiera się na dekoderze z instrukcji nr 2 wzbogaconym o licznik modulo (z ćwiczenia nr 5). W ramach zadania należy przygotować dekoder 7-segmentowy zgodnie z tabelą 1 oraz licznik modulo 5 (tyle stanów licznika ile liter do wyświetlenia). Podłączyć do układu wyświetlacz HEX oraz przycisk KEY i przetestować układ. Następnie wzbogacić układ o dzielnik 6
7 częstotliwości podłączony w miejsce przycisku KEY. Na wejście dzielnika podłączyć takt zegarowy 50MHz (COCK_50) i dostroić dzielnik by generował przebieg o częstotliwości 1Hz. Przeprowadzić test układu. Zadanie 2: Przebudować układ z zadania 1 w taki sposób by można było sterować kierunkiem zmian wyświetlanych znaków (rewersja). Oznacza to, że globalnie układ posiadać będzie dwa wejścia: zegarowe clk i sterujące dir określające kierunek przesuwania znaków (przód/tył) ponadto jedno wyjście siedmiobitowe do wyświetlacza HEX. Zadanie to można zrealizować na podstawie listingu 1 (automatu typu Moore a). W takim wypadku konieczne będzie zwiększenie liczby stanów Q (z 3 do 5) oraz potraktowanie wejścia X jako jedno bitowe wejście sterujące dir. Wyjście Y zgodnie z zadaniem ma być siedmiobitowe a funkcja wyjścia automatu λ powinna zawierać instrukcje (w wersji sekwencyjnej) wcześniej umiejscowione w bloku dekodera. Przygotować symbol tak napisanego kodu, uzupełnić układ o dzielnik i dokonać kompilacji. Przetestować działanie układu. Zadanie 3: Na bazie automatu Moore a lub Mealy ego zaprojektować układ sterujący przejazdem kolejowym. Należy przyjąć założenia: Przejazd dotyczy linii jednotorowej, Opuszczenie rogatki powinno się odbyć z pewnym wyprzedzeniem, Podniesienie rogatki powinno się odbyć z pewnym opóźnieniem, Wykluczamy jednoczesny przejazd pociągu przez oba punkty kontroli, Wykluczamy przejazd więcej niż jednego pociągu, Pociąg w danej chwili może jechać tylko w jednym kierunku, inia kolejowa jest dwukierunkowa, Pociąg, który dotarł do punktu A lub B nie może się cofać. rogatka Y czujniki, np.: fotokomórka linia kolejowa (jeden tor) A B Rys. 4. Uproszczony schemat przejazdu kolejowego gdzie: A, B punkty kontrolne, Y Rogatka Punkty kontrolne A i B przyjmują wartość 1 (H) podczas przejazdu pociągu (przez te punkty) lub wartość 0 () gdy brak pociągu. Rogatka Y przyjmuje wartość 1 (H) gdy jest opuszczona lub wartość 0 () gdy jest podniesiona. Poniżej przedstawiony jest przebieg czasowy z wyszczególnieniem stanów automatu. 7
8 A B Y H H H Rys. 5. Przebiegi czasowe dla wejść (A, B) i wyjść (Y) przejazdu kolejowego Cyframi od 0 do 6 ponumerowano stany w jakich może znajdować się układ. Stan 0 odpowiada takiej chwili czasowej, podczas której pociąg jeszcze nie dojechał do punktów A lub B. Zakładając, że pociąg jedzie od lewej, to najpierw dojedzie do punktu A. W tym momencie (zgodnie z założeniami) wartość wejścia A = H oraz rogatka zostaje opuszczona (Y = 1 ). Pociąg opuszcza punkt A (A = 0 ), ale jeszcze nie dojechał do punktu B. Taka sytuacja odpowiada na wykresie stanowi 2. Pociąg dojeżdża do punktu B. W tym momencie (zgodnie z założeniami) wartość wejścia B = H (stan 3). Gdy pociąg opuszcza punkt B (B = 0 ) rogatka powinna zostać podniesiona Y = 0. Analogiczna sytuacja wystąpi gdy pociąg będzie jechać od prawej do lewej. Układ powinien posiadać dwa wejścia sterujące A oraz B dołączone do przełączników SW oraz jedno wyjście sygnalizacyjne Y dołączone do diody czerwonej EDR. 4. Sprawozdanie Sprawozdanie z zajęć laboratoryjnych powiano zawierać: 1. Opis słowny zadania do realizacji. 2. Założenia realizowanego zadania. 3. Procedurę projektową. 4. istingi gotowych programów. 5. Weryfikację działania układu. 6. Uwagi i wnioski. iteratura: 1. Barski M., Jędruch W.: Układy cyfrowe, podstawy projektowania i opisu w języku VHD, Wydawnictwo Politechniki Gdańskiej, Łuba T.: Synteza układów cyfrowych, WKiŁ, Warszawa, Mano M.M., Kime Ch.R.: Podstawy projektowania układów logicznych i komputerów, NT, Warszawa Skahill K.: Język VHD Projektowanie programowalnych układów logicznych, WNT, Warszawa, Zamieszczone w instrukcji zrzuty ekranowe oraz zdjęcia pochodzą z materiałów firmowych dostarczonych przez firmę Altera. 8
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoAutomat Moore a. Teoria układów logicznych
Automat Moore a Automatem Moore a nazywamy uporządkowaną piątkę (Q,X,Y,δ, λ )gdzie Qjestskończonym zbiorem niepustym, nazwanym zbiorem stanów automatu, Xjestskończonym zbiorem niepustym, nazwanym alfabetem
Bardziej szczegółowoProjektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowo1.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych
.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych.. Przerzutniki synchroniczne Istota działania przerzutników synchronicznych polega na tym, że zmiana stanu wewnętrznego powinna nastąpić
Bardziej szczegółowoUkłady sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania).
Ćw. 10 Układy sekwencyjne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną układy rejestrów
Bardziej szczegółowoTechnika Cyfrowa 1 wykład 12: sekwencyjne układy przełączające
Technika Cyfrowa 1 wykład 12: sekwencyjne układy przełączające Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Sekwencyjny układ przełączający układ przełączający
Bardziej szczegółowoWstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych
Bardziej szczegółowoUkłady sekwencyjne. 1. Czas trwania: 6h
Instytut Fizyki oświadczalnej UG Układy sekwencyjne 1. Czas trwania: 6h 2. Cele ćwiczenia Poznanie zasad działania podstawowych typów przerzutników: RS, -latch,, T, JK-MS. Poznanie zasad działania rejestrów
Bardziej szczegółowoSWB - Projektowanie synchronicznych układów sekwencyjnych - wykład 5 asz 1. Układy kombinacyjne i sekwencyjne - przypomnienie
SWB - Projektowanie synchronicznych układów sekwencyjnych - wykład 5 asz 1 Układy kombinacyjne i sekwencyjne - przypomnienie SWB - Projektowanie synchronicznych układów sekwencyjnych - wykład 5 asz 2 Stan
Bardziej szczegółowoTeoria układów logicznych
Automat Moore a Automatem Moore a nazywamy uporządkowaną piątkę ( Q, X,,, ) gdzie Q jest skończonym zbiorem niepustym, nazwanym zbiorem stanów automatu, X jest skończonym zbiorem niepustym, nazwanym alfabetem
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA.
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy synchroniczne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 26 października 2015 Co to jest układ sekwencyjny? W układzie sekwencyjnym,
Bardziej szczegółowo1. Synteza automatów Moore a i Mealy realizujących zadane przekształcenie 2. Transformacja automatu Moore a w automat Mealy i odwrotnie
Opracował: dr hab. inż. Jan Magott KATEDRA INFORMATYKI TECHNICZNEJ Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych ćwiczenie 207 Temat: Automaty Moore'a i Mealy 1. Cel ćwiczenia Celem ćwiczenia jest
Bardziej szczegółowoĆw. 7: Układy sekwencyjne
Ćw. 7: Układy sekwencyjne Wstęp Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną następujące układy
Bardziej szczegółowoAsynchroniczne statyczne układy sekwencyjne
Asynchroniczne statyczne układy sekwencyjne Układem sekwencyjnym nazywany jest układ przełączający, posiadający przynajmniej jeden taki stan wejścia, któremu odpowiadają, zależnie od sygnałów wejściowych
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Ćwiczenie Nr 12 PROJEKTOWANIE WYBRANYCH
Bardziej szczegółowoWstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne
Wstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne Alfabety i litery Układ logiczny opisywany jest przez wektory, których wartości reprezentowane są przez ciągi kombinacji zerojedynkowych.
Bardziej szczegółowoPodstawowe moduły układów cyfrowych układy sekwencyjne cz.2 Projektowanie automatów. Rafał Walkowiak Wersja /2015
Podstawowe moduły układów cyfrowych układy sekwencyjne cz.2 Projektowanie automatów synchronicznych Rafał Walkowiak Wersja.2 24/25 UK Funkcje wzbudzeń UK Funkcje wzbudzeń Pamieć Pamieć UK Funkcje wyjściowe
Bardziej szczegółowoSławomir Kulesza. Projektowanie automatów synchronicznych
Sławomir Kulesza Technika cyfrowa Projektowanie automatów synchronicznych Wykład dla studentów III roku Informatyki Wersja 2.0, 20/12/2012 Automaty skończone Automat Mealy'ego Funkcja wyjść: Yt = f(st,
Bardziej szczegółowoLiteratura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Bardziej szczegółowoProjekt prostego układu sekwencyjnego Ćwiczenia Audytoryjne Podstawy Automatyki i Automatyzacji
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego Projekt prostego układu sekwencyjnego Ćwiczenia Audytoryjne Podstawy Automatyki i Automatyzacji mgr inż. Paulina Mazurek Warszawa 2013 1 Wstęp Układ
Bardziej szczegółowoBadanie układów średniej skali integracji - ćwiczenie Cel ćwiczenia. 2. Wykaz przyrządów i elementów: 3. Przedmiot badań
adanie układów średniej skali integracji - ćwiczenie 6. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi układami SSI (Średniej Skali Integracji). Przed wykonaniem ćwiczenia należy zapoznać
Bardziej szczegółowoLaboratorium przedmiotu Technika Cyfrowa
Laboratorium przedmiotu Technika Cyfrowa ćw.3 i 4: Asynchroniczne i synchroniczne automaty sekwencyjne 1. Implementacja asynchronicznych i synchronicznych maszyn stanu w języku VERILOG: Maszyny stanu w
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoBramki logiczne Instrukcja do ćwiczeń laboratoryjnych
Bramki logiczne Instrukcja do ćwiczeń laboratoryjnych. WSTĘP Celem ćwiczenia jest zapoznanie się z podstawowymi sposobami projektowania układów cyfrowych o zadanej funkcji logicznej, na przykładzie budowy
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoMateriały pomocnicze do ćwiczeń z podstaw techniki cyfrowej (przygotował R.Walkowiak) Dla studiów niestacjonarnych rok AK 2017/18
Materiały pomocnicze do ćwiczeń z podstaw techniki cyfrowej (przygotował R.Walkowiak) Dla studiów niestacjonarnych rok AK 2017/18 ZADANIE 1 Komparator szeregowy 2 liczb Specyfikacja wymagań dla układu
Bardziej szczegółowoSynteza strukturalna automatu Moore'a i Mealy
Synteza strukturalna automatu Moore'a i Mealy (wersja robocza - w razie zauważenia błędów proszę o uwagi na mail'a) Załóżmy, że mamy następujący graf automatu z 2 y 0 q 0 z 1 z 1 z 0 z 0 y 1 z 2 q 2 z
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoAutomat skończony FSM Finite State Machine
Automat skończony FSM Finite State Machine Projektowanie detektora sekwencji Laboratorium z Elektroniki Współczesnej A. Skoczeń, KOiDC, WFiIS, AGH, 2019 AGH, WFiIS, Elektronika Współczesna 1 Deterministyczny
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoLista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
Bardziej szczegółowoPodstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D
AGH Katedra Elektroniki Podstawy Elektroniki dla Elektrotechniki Liczniki synchroniczne na przerzutnikach typu D Ćwiczenie 7 Instrukcja do ćwiczeń symulacyjnych 2016 r. 1 1. Wstęp Celem ćwiczenia jest
Bardziej szczegółowoSynteza strukturalna automatów Moore'a i Mealy
Synteza strukturalna automatów Moore'a i Mealy Formalna definicja automatu: A = < Z, Q, Y, Φ, Ψ, q 0 > Z alfabet wejściowy Q zbiór stanów wewnętrznych Y alfabet wyjściowy Φ funkcja przejść q(t+1) = Φ (q(t),
Bardziej szczegółowoTemat: Projektowanie i badanie liczników synchronicznych i asynchronicznych. Wstęp:
Temat: Projektowanie i badanie liczników synchronicznych i asynchronicznych. Wstęp: Licznik elektroniczny - układ cyfrowy, którego zadaniem jest zliczanie wystąpień sygnału zegarowego. Licznik złożony
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 8 Implementacja prostego
Bardziej szczegółowoLABORATORIUM ELEKTRONIKI I TEORII OBWODÓW
POLITECHNIKA POZNAŃSKA FILIA W PILE LABORATORIUM ELEKTRONIKI I TEORII OBWODÓW numer ćwiczenia: data wykonania ćwiczenia: data oddania sprawozdania: OCENA: 6 21.11.2002 28.11.2002 tytuł ćwiczenia: wykonawcy:
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoWykład nr 3 Techniki Mikroprocesorowe. dr inż. Artur Cichowski
Wykład nr 3 Techniki Mikroprocesorowe dr inż. Artur Cichowski Automat skończony jest przetwornikiem ciągu symboli wejściowych na ciąg symboli wyjściowych. Zbiory symboli wejściowych x X i wyjściowych y
Bardziej szczegółowoPodstawy Automatyki. Wykład 13 - Wprowadzenie do układów sekwencyjnych. dr inż. Jakub Możaryn. Warszawa, Instytut Automatyki i Robotyki
Wykład 13 - Wprowadzenie do układów sekwencyjnych. Instytut Automatyki i Robotyki Warszawa, 2016 Pojęcia podstawowe Posłużmy się ponownie przykładem układu sterującego pracą siłowników, wymuszającego realizację
Bardziej szczegółowoProjekt z przedmiotu Systemy akwizycji i przesyłania informacji. Temat pracy: Licznik binarny zliczający do 10.
Projekt z przedmiotu Systemy akwizycji i przesyłania informacji Temat pracy: Licznik binarny zliczający do 10. Andrzej Kuś Aleksander Matusz Prowadzący: dr inż. Adam Stadler Układy cyfrowe przetwarzają
Bardziej szczegółowoProjektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG OPIS BEHAWIORALNY proces Proces wątek sterowania lub przetwarzania danych, niezależny w sensie czasu wykonania, ale komunikujący się z innymi procesami.
Bardziej szczegółowoTechnika Cyfrowa 1 wykład 11: liczniki sekwencyjne układy przełączające
Technika Cyfrowa 1 wykład 11: liczniki sekwencyjne układy przełączające Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Liczniki klasyfikacja Licznik asynchroniczny:
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoPodstawy Automatyki. Człowiek- najlepsza inwestycja. Projekt współfinansowany przez Unię Europejską w ramach Europejskiego Funduszu Społecznego
Podstawy Automatyki Człowiek- najlepsza inwestycja Projekt współfinansowany przez Unię Europejską w ramach Europejskiego Funduszu Społecznego Politechnika Warszawska Instytut Automatyki i Robotyki Dr inż.
Bardziej szczegółowoPodstawy Automatyki. Wykład 15 - Projektowanie układów asynchronicznych o programach liniowych. dr inż. Jakub Możaryn. Instytut Automatyki i Robotyki
Wykład 15 - Projektowanie układów asynchronicznych o programach liniowych Instytut Automatyki i Robotyki Warszawa, 2016 Układy o programach liniowych - Przykład Zaprojektować procesowo-zależny układ sterowania
Bardziej szczegółowo1. SYNTEZA UKŁADÓW SEKWENCYJNYCH
DODATEK: SEKWENCJNE UKŁAD ASNCHRONICZNE CD.. SNTEZA UKŁADÓW SEKWENCJNCH Synteza to proces prowadzący od założeń definiujących sposób działania układu do jego projektu. odczas syntezy należy kolejno ustalić:
Bardziej szczegółowoModelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA
Modelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA Licznik binarny Licznik binarny jest najprostszym i najpojemniejszym licznikiem. Kod 4 bitowego synchronicznego licznika binarnego
Bardziej szczegółowoPodstawowe elementy układów cyfrowych układy sekwencyjne. Rafał Walkowiak
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak 3.12.2015 Przypomnienie - podział układów cyfrowych Układy kombinacyjne pozbawione właściwości pamiętania stanów, realizujące funkcje
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoĆwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia
Ćwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia Poznanie zasad działania układów koderów. Budowanie koderów z podstawowych bramek logicznych i układu scalonego Czytanie schematów elektronicznych,
Bardziej szczegółowoInstrukcje sekwencyjne
nstrukcje sekwencyjne nstrukcje sekwencyjne są stosowane w specyfikacji behawioralnej (behavioral description) rzede wszystkim w tzw. procesach (process) roces nstrukcja F nstrukcja CASE Z 1 rocesy Konstrukcja
Bardziej szczegółowoKURS Hexcalcul (2) Implementacja kalkulatora kodu BCD na Hex w układzie programowalnym
KURS Hexcalcul (2) Implementacja kalkulatora kodu BCD na Hex w układzie programowalnym Dodatkowe materiały na CD Na przykładzie dosyć złożonego funkcjonalnie kalkulatora przeliczania kodu BCD na Hex, prezentujemy
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A
Politechnika Białostocka Wydział Elektryczny atedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: EHNIA YFROWA 2 Z1A400 028 Ćwiczenie Nr 3 PRZERZUNII D, J i. REALIZAJA UŁADÓW
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoRok akademicki: 2013/2014 Kod: EEL s Punkty ECTS: 2. Poziom studiów: Studia I stopnia Forma i tryb studiów: Stacjonarne
Nazwa modułu: Technika mikroprocesorowa Rok akademicki: 2013/2014 Kod: EEL-1-616-s Punkty ECTS: 2 Wydział: Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej Kierunek: Elektrotechnika Specjalność:
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoAutomatyzacja i robotyzacja procesów produkcyjnych
Automatyzacja i robotyzacja procesów produkcyjnych Instrukcja laboratoryjna Technika cyfrowa Opracował: mgr inż. Krzysztof Bodzek Cel ćwiczenia. Celem ćwiczenia jest zapoznanie studenta z zapisem liczb
Bardziej szczegółowoPlan wykładu. Architektura systemów komputerowych. Cezary Bolek
Architektura systemów komputerowych Poziom układów logicznych. Układy sekwencyjne Cezary Bolek Katedra Informatyki Plan wykładu Układy sekwencyjne Synchroniczność, asynchroniczność Zatrzaski Przerzutniki
Bardziej szczegółowoPodstawy Automatyki. Wykład 15 - Projektowanie układów asynchronicznych o programach liniowych. dr inż. Jakub Możaryn. Instytut Automatyki i Robotyki
Wykład 15 - Projektowanie układów asynchronicznych o programach liniowych Instytut Automatyki i Robotyki Warszawa, 2015 Układy o programach liniowych - Przykład Zaprojektować procesowo-zależny układ sterowania
Bardziej szczegółowoPodstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja 0.1 29.10.2013 Przypomnienie - podział układów cyfrowych Układy kombinacyjne pozbawione właściwości pamiętania stanów, realizujące
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoSystemy Wbudowane. Założenia i cele przedmiotu: Określenie przedmiotów wprowadzających wraz z wymaganiami wstępnymi: Opis form zajęć
Systemy Wbudowane Kod przedmiotu: SW Rodzaj przedmiotu: kierunkowy ; obowiązkowy Wydział: Informatyki Kierunek: Informatyka Specjalność (specjalizacja): - Poziom studiów: pierwszego stopnia Profil studiów:
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoDefinicja 2. Twierdzenie 1. Definicja 3
INSTYTUT CYBERNETYKI TECHNICZNEJ POLITECHNIKI WROCŁAWSKIEJ ZAKŁAD SZTUCZNEJ INTELIGENCJI I AUTOMATÓW Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych ćwiczenie 205 temat: ZASTOSOWANIE JĘZYKA WYRAŻEŃ
Bardziej szczegółowoKATEDRA INFORMATYKI TECHNICZNEJ. Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych. ćwiczenie 212
KATEDRA INFORMATYKI TECHNICZNEJ Ćwiczenia laboratoryjne z Logiki ów Cyfrowych ćwiczenie Temat: Automat asynchroniczny. Cel ćwiczenia Celem ćwiczenia jest nabycie praktycznej umiejętności projektowania
Bardziej szczegółowoĆw. 9 Przerzutniki. 1. Cel ćwiczenia. 2. Wymagane informacje. 3. Wprowadzenie teoretyczne PODSTAWY ELEKTRONIKI MSIB
Ćw. 9 Przerzutniki 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi elementami sekwencyjnymi, czyli przerzutnikami. Zostanie przedstawiona zasada działania przerzutników oraz sposoby
Bardziej szczegółowoSYNTEZA AUTOMATÓW SKOŃCZONYCH Z WYKORZYSTANIEM METOD KODOWANIA WIELOKROTNEGO
II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie SNTEZA AUTOMATÓW SKOŃCZONCH Z WKORZSTANIEM METOD KODOWANIA WIELOKROTNEGO Arkadiusz Bukowiec Instytut
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoUKŁADY MIKROPROGRAMOWALNE
UKŁAD MIKROPROGRAMOWALNE Układy sterujące mogą pracować samodzielnie, jednakże w przypadku bardziej złożonych układów (zwanych zespołami funkcjonalnymi) układ sterujący jest tylko jednym z układów drugim
Bardziej szczegółowoCyfrowe układy scalone c.d. funkcje
Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe
Bardziej szczegółowoPUCY Kolos 2: Reloaded
PUCY Kolos 2: Reloaded 1) Narysować schemat układu mikroprogramowalnego z licznikiem rozkazów. 2) Narysować schemat elementu ścieżki cyklicznej dla sygnału kombinacyjnego 3) Narysować schemat elementu
Bardziej szczegółowoTEMAT: PROJEKTOWANIE I BADANIE PRZERZUTNIKÓW BISTABILNYCH
Praca laboratoryjna 2 TEMAT: PROJEKTOWANIE I BADANIE PRZERZUTNIKÓW BISTABILNYCH Cel pracy poznanie zasad funkcjonowania przerzutników różnych typów w oparciu o różne rozwiązania układowe. Poznanie sposobów
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowoĆWICZENIE 7. Wprowadzenie do funkcji specjalnych sterownika LOGO!
ćwiczenie nr 7 str.1/1 ĆWICZENIE 7 Wprowadzenie do funkcji specjalnych sterownika LOGO! 1. CEL ĆWICZENIA: zapoznanie się z zaawansowanymi możliwościami mikroprocesorowych sterowników programowalnych na
Bardziej szczegółowoProjektowanie w VHDL
Projektowanie w VHDL powtórka wiadomości o języku VHDL słowa zastrzeżone typy danych, deklaracje obiektów instrukcje współbieżne i sekwencyjne pętle for, while typowe bloki układów cyfrowych przykłady
Bardziej szczegółowoINFORMATOR LABORATORYJNY. TECHNIKA CYFROWA (studia niestacjonarne)
INFORMATOR LABORATORYJNY TECHNIKA CYFROWA (studia niestacjonarne) A REGULAMIN LABORATORIUM 1. Laboratorium składa się z 3 ćwiczeń (8 terminów zajęć). Udział na każdych zajęciach jest obowiązkowy. Termin
Bardziej szczegółowoLista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014
Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Temat 1. Algebra Boole a i bramki 1). Podać przykład dowolnego prawa lub tożsamości, które jest spełnione w algebrze Boole
Bardziej szczegółowoCyfrowe Elementy Automatyki. Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem
Cyfrowe Elementy Automatyki Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów,
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoPodstawy Elektroniki dla Informatyki. Pętla fazowa
AGH Katedra Elektroniki Podstawy Elektroniki dla Informatyki Pętla fazowa Ćwiczenie 6 2015 r. 1. Wstęp Celem ćwiczenia jest zapoznanie się, poprzez badania symulacyjne, z działaniem pętli fazowej. 2. Konspekt
Bardziej szczegółowoINSTYTUT CYBERNETYKI TECHNICZNEJ POLITECHNIKI WROCŁAWSKIEJ ZAKŁAD SZTUCZNEJ INTELIGENCJI I AUTOMATÓW
INSTYTUT CYBERNETYKI TECHNICZNEJ POLITECHNIKI WROCŁAWSKIEJ ZAKŁAD SZTUCZNEJ INTELIGENCJI I AUTOMATÓW Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych ćwiczenie 207 temat: AUTOMATY MOORE A I MEALY 1.
Bardziej szczegółowoSzkoła programisty PLC : sterowniki przemysłowe / Gilewski Tomasz. Gliwice, cop Spis treści
Szkoła programisty PLC : sterowniki przemysłowe / Gilewski Tomasz. Gliwice, cop. 2017 Spis treści O autorze 9 Wprowadzenie 11 Rozdział 1. Sterownik przemysłowy 15 Sterownik S7-1200 15 Budowa zewnętrzna
Bardziej szczegółowoLiczniki, rejestry lab. 07 Układy sekwencyjne cz. 1
Liczniki, rejestry lab. 07 Układy sekwencyjne cz. 1 PODSTAWY TECHNIKI CYFROWEJ I MIKROPROCESOROWEJ EIP KATEDRA ENERGOELEKTRONIKI I AUTOMATYKI SYSTEMÓW PRZETWARZANIA ENERGII WWW.KEIASPE.AGH.EDU.PL AKADEMIA
Bardziej szczegółowoĆwiczenie 01 - Strona nr 1 ĆWICZENIE 01
ĆWICZENIE 01 Ćwiczenie 01 - Strona nr 1 Polecenie: Bez użycia narzędzi elektronicznych oraz informatycznych, wykonaj konwersje liczb z jednego systemu liczbowego (BIN, OCT, DEC, HEX) do drugiego systemu
Bardziej szczegółowoPOLITECHNIKA SZCZECIŃSKA WYDZIAŁ ELEKTRYCZNY
POLITECHNIKA SZCZECIŃSKA WYDZIAŁ ELEKTRYCZNY Instrukcja do zajęć laboratoryjnych Temat ćwiczenia: Sterowanie oświetleniem z wykorzystaniem czujnika ruchu LCN-BMI Numer ćwiczenia: 3 Opracowali: Tomasz Barabasz
Bardziej szczegółowoSławomir Kulesza. Projektowanie automatów asynchronicznych
Sławomir Kulesza Technika cyfrowa Projektowanie automatów asynchronicznych Wykład dla studentów III roku Informatyki Wersja 3.0, 03/01/2013 Automaty skończone Automat skończony (Finite State Machine FSM)
Bardziej szczegółowoINSTYTUT INFORMATYKI POLITECHNIKI BIAŁOSTOCKIEJ
INSTYTUT INFORMATYKI POLITECHNIKI BIAŁOSTOCKIEJ Do uŝytku wewnętrznego INFORMATOR LABORATORYJNY TECHNIKA CYFROWA Opracował: dr hab. inŝ. Tadeusz Maciak UWAGA: ćwiczenie 6 jest obecnie przepracowywane.
Bardziej szczegółowo