9. Struktury półprzewodnikowe

Transkrypt

1 9. Struktury półprzewodnikowe Tranzystor pnp, npn Złącze metal-półprzewodnik, diody Schottky ego Heterozłącze Struktura MOS Tranzystory HFET, HEMT, JFET Technologia planarna, ograniczenia

2 Tranzystor pnp ze wspólną bazą emiter baza kolektor kier. przewodzenia kier. zaporowy Nośniki mniejszościowe (dziury) wstrzykiwane do bazy zwiększają prąd w kierunku zaporowym w kolektorze 2

3 Tranzystor npn 3

4 Złącze metal-półprzewodnik (Schottky ego) 4

5 Złącze metal-półprzewodnik (Schottky ego) Φ B wysokość bariery na złączu W szerokość obszaru zubożonego 5

6 Omowy i prostujący kontakt metal-półprzewodnik typ p: φ m >φ s (omowy) φ m <φ s (prostujący) typ n: φ m >φ s (prostujący) φ m <φ s (omowy) 6

7 Eksperymentalne wysokości barier Schottky ego 7

8 Charakterystyki prądowo-napięciowe J J o = J o T ev exp 1 AkBT 2 eφ B exp kbt mechanizmy transportu 1. rekombinacja w obszarze neutralnym 2. rekombinacja w warstwie zubożonej 3. emisja termojonowa 4. emisja + tunelowanie 8

9 Junction capacitance C=εε /W ο n p N d N- + + a W depletion layer approximation V b N a ± V = << N d enaεε 2 o 1 C 2 Additional charge in the depletion layer change of capacitance C~ (N a +N T ) 1/2 type p: holes electrons C<0 C>0

10 Deep Level Transient Spectroscopy majority carrier traps - - C o N 1/2 a C(t) {N a + n T (t)} 1/2 napięcie pojemność 0-2 N T N T C(t) czas Thermal emission from traps: n (t) = N exp{ e t} e C(t) C T T N T C C x o T << N = N V v a o NT = 2N 0 T a th : = C(t) n x x σ T D e,h T (t) ET exp kt e T - emision rate σ e,h - capture cross section E T - energetical depth, T for interface states

11 DLTS as a function of temperature emission rate window = const e T (T max ) e T /T E T, σ h /T Box-car: t 1 =1/4 T, t 2 =3/4T e T =1/2 ln3 ν Lock-in: e T =2*ν

12 DLTS spectra e T (T) σ=σ(τ=0) 1 = Nc,vv thσe,hexp{ ET/kTmax } 2 T exp{ E T /kt max } if barriers for capture are present, σ(t) has to be measured in order to obtain E T

13 Shallow and deep levels in p+n junction N a +N T N a x T E C E v E T E F E T τ exp(e T /kt) thermal emission rate from the trap level e T C low C = e T << ω εε W high = Deep levels contribute only to total space charge εε W e T >> ω 0 N N A, D + NT xt + NT W A, D o dn/dv y x x deep levels follow the ac signal and contribute to the differential capacitance x T W

14 Admittance spectroscopy of defect levels Capacitance [nf] 0,75 0,70 0,65 0,60 0,55 0,50 0,45 0,40 0,35 120K ac frequency [Hz] 240K d d(lnω) 0 ( C) e T =ν 0 exp( ET / kt) 10 5 A 10, ,14812 B -1, ,0313 e T ln ω ,8 4,0 4,2 4,4 4,6 4,8 5,0 5,2 5,4 5,6 1000/T

15 Stany powierzchniowe ciągły rozkład i quasi-dyskretne poziomy powierzchniowe stan stacjonarny: R ps = R ns = R s = s p p( 0) = s n(0) n s - szybkość rekombinacji powierzchniowej 15

16 Heterozłącze nieciągłość pasm przewodnictwa stany międzypowierzchniowe E g1 <E g2 Najważniejsze kwestie wpływające na przydatność heterozłącza: optoelektroniczne własności obu materiałów (przerwa, domieszkowanie) dopasowanie stałych sieci obecność barier i defektów na heterointerfejsie (możliwość epitaksji?) stabilność interfejsu 16 typ przepływu prądu (jednonośnikowy?)

17 Przykłady nieciągłości pasm na heterointerfejsie 17

18 Transport prądu w heterozłączu o rekombinacja w obszarze neutralnym o rekombinacja w warstwie zubożonej o rekombinacja na interfejsie o tunelowanie do stanów na interfejsie Nieciągłość pasm przewodnictwa ściana (cliff) (cliff) hak (spike) obniżene bariery potencjału na złączu wzrost prawd. rekombinacji na interfejsie 18 bariera dla nośników mniejszosciowych

19 Przykłady zastosowań heterozłączy absorber okno E g2 p E g1 n heterozłączowe ogniwo słoneczne podwójna struktura heterozłączowa (dioda swiecąca) 19

20 Struktura MOS typ p typ n 20

21 MOS Metal Oxide Semiconductor 21

22 Heterozłączowy tranzystor polowy (HFET) HEMT (high electron mobility transistor) 22

23 HEMT ruchliwość do 7000cm2/Vs! Fujitsu Corporation GaAlAs HEMT lata ~ InP HEMT 562 GHz 23

24 polowy tranzystor złączowy (JFET) 24

25 Technologia CMOS dominująca w elektronice cyfrowej CMOS complementary MOS dwa tranzystory MOS, w określonym stanie logicznym aktywny jeden prąd płynie tylko w momencie przełączania - energooszczędne

26 Technologia CMOS 1.p-type Si 2. SiO 2 - termiczne utlenianie 3. Fotolitografia (nanoszenie warstwy fotorezystu (PR), maska+uv, usuwanie PR, wygrzewanie) 5. Trawienie tlenku w odsłoniętych miejscach 6.Po usunieciu PR domieszkowanie n obszarów żródła i drenu 7. Następna fotolitografia (bramka) 8. Następna fotolitografia - kontakty 26

27 Prawo Moore a 27

28

29