MAGISTRALA DIAGNOSTYCZNA JAKO ELEMENT PROEKOLOGICZNEGO PROJEKTOWANIA UKŁADÓW I PAKIETÓW ELEKTRONICZNYCH

I Krajowa Konferencja Naukowo-Techniczna EKOLOGIA W ELEKTRONICE Przemysłowy Instytut Elektroniki Warszawa, 16-17.10.2000 MAGISTRALA DIAGNOSTYCZNA JAKO ELEMENT PROEKOLOGICZNEGO PROJEKTOWANIA UKŁADÓW I PAKIETÓW ELEKTRONICZNYCH Krzysztof GLIŃSKI Przemysłowy Instytut Elektroniki 00-241 Warszawa, ul. Długa 44/50, 831-51-29, labwe@pie.edu.pl Jednym z aspektów proekologicznego projektowania układów i pakietów elektronicznych jest uwzględnienie problemów testowania i naprawy wyrobu. W pracy opisano obowiązujące standardy magistrali diagnostycznej oraz przedstawiono wybrane urządzenia systemy, przy pomocy których można testować wyrób z pomocą magistrali. 1. WSTĘP Testowanie jest droższe niż nowy pakiet, a więc lepiej wyrzucić niesprawny pakiet niż zlokalizować przyczynę niezdatności. Takie myślenie było typowe przez okres ostatnich kilkunastu lat. Obecnie sytuacja zaczyna się zmieniać. Ilość elektronicznych śmieci oraz problemy z ich składowaniem i utylizacją zaowocowały między innymi pracami nad Dyrektywą Unii Europejskiej [1] dotyczącą odpadów z urządzeń elektrycznych i elektronicznych. W tej dyrektywie odpowiedzialnością za utylizację zużytych wyrobów elektronicznych obarcza się wytwórcę. Tak więc, do ceny produkcji doliczony zostanie koszt obsługi urządzenia po okresie eksploatacji. Koszt ten można zmniejszać wprowadzając proekologiczne działania w fazie produkcji, takie jak np. użycie materiałów do recyklingu lub zastosowanie rozwiązań, które wydłużą cykl życia wyrobu. Jedną z metod zwiększenia długości życia jest projektowanie łatwo testowalnych i łatwo naprawialnych wyrobów. Ma to szczególne znaczenie w przypadku produkcji wielkoseryjnej oraz wtedy, gdy używanych jest wiele identycznych pakietów (typowym przykładem jest centrala telefoniczna). W praktyce łatwość w testowaniu wyrobu można 63

osiągnąć stosując magistralę diagnostyczną lub inne specjalizowane rozwiązania typu BILBO (ang. Built in Logic Block Observer) czy BIST (ang. Built in Self-Test). Wyposażenie urządzenia lub jego części: pakietów i projektowanych mikroukładów (takich jak układy ASIC) w magistralę diagnostyczną oraz opracowanie odpowiednich testów umożliwia sprawdzenie połączeń pomiędzy układami i działania pojedynczych układów, oraz obserwację działania urządzenia w czasie pracy. Przeprowadzona w ten sposób diagnostyka może być na tyle wnikliwa by zidentyfikować niezdatność (wadliwe połączenie lub niesprawny układ). Często naprawa takiej niezdatności polega na wymianie układu scalonego w podstawce. 2. MAGISTRALA DIAGNOSTYCZNA 2.1. Magistrala dla układów cyfrowych - standard IEEE 1149.1 W końcu lat 80-tych rozwijano kilka standardów projektowania upraszczającego testowanie na poziomie pakietu. Można wśród nich wymienić: standard krawędziowego testowania JTAG [2], standard VHSIC magistrali ETM [3], standard VHSIC magistrali TM [4] i standard krawędziowej ścieżki diagnostycznej IEEE 1149.1 [5]. Standardy te opisują: magistralę diagnostyczną zaimplementowaną na pakiecie, protokoły przesłań, elementy konstrukcji magistrali nadrzędnej, porty wejścia / wyjścia łączące układy scalone z magistralą, logikę sterującą, która musi być wbudowana w układ w celu podłączenia portów diagnostycznych do logiki spełniającej podstawowe zadania funkcjonalne układu. Standardy ścieżki krawędziowej ITAG i IEEE 1149.1 wymagają także diagnostycznych rejestrów krawędziowych wewnątrz układów zawierających ścieżkę. Moduły, z których składają się te rejestry, dołączone są do każdego cyfrowego wyprowadzenia funkcjonalnego pozwalając na ustawienie wymuszenia na wejściach i odczyt stanów z wyjść. Obecnie najbardziej popularnym jest standard IEEE 1149.1. Podstawowym uzasadnieniem użycia diagnostycznej ścieżki krawędziowej są: efektywność testowania połączeń pomiędzy układami, łatwość fragmentacji aktywnej, to jest łatwość wyizolowania wybranego fragmentu obwodu i możliwość przetestowania go (doprowadzenia wymuszenia i obserwacji reakcji na to wymuszenie), testowanie układów zarówno przez magistralę diagnostyczną, jak i przez wbudowany układ samotestujący BIST. W układach zawierających magistralę diagnostyczną według standardu IEEE 1149.1 (rys. 1.) logika realizująca podstawowe funkcje układu jest identyczna, jak dla układu bez logiki wymaganej przez magistralę. Ścieżka diagnostyczna, przez obwody magistrali, 64 Rys. 1 Układ z magistralą diagnostyczną

łączy się z portami wejściowymi i wyjściowymi układu. Normalne wejścia i wyjścia logiki są podłączone do wyprowadzeń układu przez komórki krawędziowe. Obwód magistrali diagnostycznej składa się z krawędziowych rejestrów diagnostycznych, jednobitowych rejestrów ominięcia, rejestrów instrukcji, kilku opcjonalnych rejestrów specjalnych i układu zarządzającego (TAP) będącego synchronicznym, wielotaktowym automatem skończonym. Krawędziowa magistrala diagnostyczna składa się z czterech linii: zegarowej (TCK), sterowania (TMS), wejścia (TDI) i wyjścia (TDO) danych. Instrukcje testu i dane sterujące są przesyłane przez linię TDI. Wyniki testu i dane o stanie układów są wysyłane z układów przez linię TDO do urządzenia sterującego magistralą. Informacje te są przesyłane szeregowo. Sekwencja operacji jest kontrolowana przez zarządcę magistrali, którym może być zarówno tester jak i taki element sprzęgający, który zapewni przejście do wyższego poziomu szyny diagnostycznej (będącej częścią hierarchicznego systemu diagnozowania). Sposób działania magistrali jest zależny od stanu rejestru TAP, który reaguje na stany linii TMS. Mówiąc krótko, magistrala diagnostyczna i związane z nią operacje logiczne są następujące: instrukcje są wysyłane szeregowo przez TDI do rejestru instrukcji w celu skonfigurowania obwodu testowego, dane będące wymuszeniami na poszczególnych liniach są wysyłane przez TDI do rejestrów wybranych za pomocą instrukcji, instrukcje diagnostyczne są wykonywane, a wyniki ich działania mogą być wysunięte z wybranych rejestrów i przesyłane do sterownika magistrali przez TDO. Możliwe jest wprowadzanie nowych danych do rejestrów linią TDI, gdy wyniki są przesyłane przez linię TDO. Istnieją trzy podstawowe tryby testowania obwodu z magistralą diagnostyczną. Tryb testowania wewnętrznego umożliwia sprawdzenie wewnętrznej logiki układu scalonego zaopatrzonego w magistralę. W trybie testowania zewnętrznego można zrealizować kontrolę połączeń pomiędzy układami. Wybierając odpowiednie dane testowe można przeprowadzić testy na zwarcia do zasilania oraz rozwarcia i zwarcia pomiędzy liniami. Używając odpowiednich komórek krawędziowych i danych testowych można przeprowadzić testy dla wyprowadzeń trójstanowych i dwukierunkowych. W trybie próbkowania dane przesyłane w czasie normalnej pracy systemu mogą być próbkowane i analizowane nie powodując zakłóceń w pracy pakietu. 2.2. Magistrala dla układów analogowo-cyfrowych - standard IEEE 1149.4 Uproszczenie testowania pakietów cyfrowych uzyskane w wyniku wprowadzenia magistrali diagnostycznej zgodnej ze standardem IEEE 1149.1 spowodowało próby poszerzenia tego rozwiązania na układy analogowe. Opracowywany od 1991 roku standard IEEE 1149.4 [6] magistrali diagnostycznej o sygnałach mieszanych analogowych i cyfrowych, nie różni się znacznie od magistrali IEEE 1149.1. Większość własności standardu IEEE 1149.1 jest tu powtórzona. Podstawową różnicą jest dodanie, do czterech istniejących linii TCK, TMS, TDI i TDO, dwóch linii analogowej szyny testowej AT1 i AT2 oraz wprowadzenie analogowych modułów tworzących razem z modułami cyfrowymi krawędziową magistralę diagnostyczną. Uzupełniono również rejestr TAP o logikę sterowania szyny analogowej. Linie szyny analogowej mogą być dołączane do programowo wybieranych wyprowadzeń. Tak więc, w czasie wymuszenia (testu elementarnego) można 65

doprowadzić do badanego układu jedno wymuszenie analogowe (sygnał na linii AT1) oraz monitorować stan jednego wyprowadzenia analogowego (przez AT2). Takie własności magistrali umożliwiają, między innymi, wykrywanie niezdatności sieci połączeń, testowanie (również parametryczne) elementów dyskretnych pomiędzy układami zawierającymi magistralę oraz sprawdzenie funkcjonalne wewnętrznej części układów ją zawierających. 3. TESTERY MAGISTRALI DIAGNOSTYCZNEJ 3.1. System ASSET System ASSET (ang. Advanced Support System for Emulation and Test) opracowany w firmie Texas Instruments zawiera oprogramowanie zarządzające całym procesem testowania za pomocą magistrali IEEE 1149.1 oraz część sprzętową w postaci karty do komputera PC-AT, generującej sygnały magistrali i bufora synchronizującego zapewniającego poprawne przesyłanie sygnałów przy częstotliwościach sygnału zegarowego TCK rzędu 10 MHz. Zadaniem części programowej jest: tworzenie i modyfikacja zbiorów konfiguracyjnych opisujących strukturę magistrali diagnostycznej w elementach i na pakiecie, tworzenie programów testujących w C++ oraz obsługa bibliotek, kompilacja i łączenie programów testujących, śledzenie pracy magistrali diagnostycznej w uruchamianym pakiecie, wizualizacja przebiegów w uruchamianych pakietach za pomocą analizatora. Programy testujące do konkretnych zastosowań w obiektowym języku C++ mogą wypełniać następujące czynności: badać i zmieniać wartości szeregowych rejestrów instrukcji danych, generować odpowiednie protokoły magistrali odnoszące się do inicjalizacji magistrali i szeregowego przesyłania instrukcji oraz danych, badać sprawność magistrali, podawać i odbierać pobudzenia testowe do testowanego urządzenia, wyświetlać i porównywać przebiegi testowe za pomocą analizatora przebiegów, przekształcać pobudzenia testowe równoległe (z oprogramowania testera) na szeregowe i odwrotnie. Wymagania sprzętowe systemu ASSET: komputer kompatybilny z PC-AT z procesorem 80486 lub lepszym, system operacyjny: MS-DOS wersja 3.3 lub wyższa, Windows 3.1 lub wyższy, dysk twardy co najmniej 200 MB, pamięć operacyjna co najmniej 16 MB. System umożliwia współpracę z kompilatorami języka C wielu firm: Borland C++, Microsoft Visual C++, Symantec C++ oraz integrację z innymi aplikacjami np. utworzonymi w systemie LabWindows CVI firmy National Instruments. 3.2. Tester firmy JTAG Technologies B.V. Holenderska firma JTAG Technologies B.V. oferuje środki wspomagające opracowywanie i wykonywanie testów oraz analizę wyników. Wykorzystywane są następujące pakiety oprogramowania. 66

* PM3770-22 BTPG_I Boundary-scan Test Program Generator for Infrastructure and Interconnects. Program ten w oparciu o listy połączeń, np. w formacie EDIF V200, generowane w procesie automatycznego projektowania układów oraz informację o elementach w postaci zbiorów BSDL (Boundary Scan Description Language), generuje testy połączeń pomiędzy układami badanymi. * PM3770-23 BTPG_C Boundary-scan Test Program Generator for Testing Clusters. Program pozwala na wykorzystanie do kontroli obwodów wewnętrznych wektorów testowych opracowanych podczas sumulacji uszkodzeń. * PM3773 MTPG Memory Test Pattern Generator. Program ten pozwala na testowanie połączeń związanych z pamięciami typu SRAM i DRAM. * PF2170 VIP Vector Interface Package. Program ten stosowany jest podczas realizacji testów. Program VIP komunikuje się z użytkownikiem w systemie WINDOWS. Wektory testowe i wyniki testów prezentowane są na ekranie monitora w postaci tablic. * PM3790 BSD Boundary-Scan Diagnostics. Używany do analizy wyników pakiet BSD pozwala na sygnalizację i lokalizację zaistniałych uszkodzeń. Obok rozbudowanego oprogramowania tester magistrali diagnostycznej obejmuje część sprzętową tzw. kontroler stanowiący interfejs pomiędzy magistralą wnikającą do wnętrza systemu badanego a komputerem. Firma JTAG Technologies B.V. oferuje różne typy kontrolerów. Mogą to być proste i stosunkowo tanie adaptery współpracujące z portem równoległym komputera, lub karty o różnych rodzajach złącza interfejsowego z komputerem i wyposażeniu. Cena najprostszego kontrolera PM3705 BST-Explorer wraz z oprogramowaniem do nadzoru realizacji testów PF2170 VIP - wynosi około 9900 guldenów. Wymienione wyżej programy do przygotowywania testów i diagnostyki PM3770 BTPG, PM3773 MTPG, PM3790 BSD kosztują łącznie około 46900 guldenów. 3.3. System CASCON firmy Göpel elektronic GmbH Firma Göpel oferuje użytkownikom zestaw środków programowych i sprzętowych przydatnych do generacji, wykonania testów oraz analizy wyników w oparciu o standard magistrali IEEE 1149.1. System zawiera rdzeń skupiający szereg programów narzędziowych oraz różne moduły zapewniające współpracę rdzenia z zewnętrznym środowiskiem programowym. System CASCON jest konfigurowany w czterech wersjach różniących się możliwościami obsługowymi, które mogą być dodatkowo specjalizowane do pracy w stanowiskach przygotowywania testów, testowania i napraw. Programy narzędziowe pełnią następujące funkcje. - Multiuser handler. Moduł zapewnia zarządzanie pracą wielu użytkowników zarejestrowanych w systemie. Użytkownicy mogą realizować odmienne zadania, korzystać z różnych bibliotek. System może w ten sposób nadzorować jednocześnie pracę stanowisk programowania, testowania i napraw. - Library section. W tej części oprogramowania przechowywane są zbiory danych, w tym modele elementów testowanych. Moduł współpracuje z programem CASCON-M-Link w zakresie wzajemnego przekazywania modeli w języku BSDL. 67

- Edytor. Edytor służy do generacji programów testowych przez operatora. - Compiler. Kompilator jest przeznaczony do tłumaczenia kodu źródłowego języka wyższego rzędu CASLAN na kod obiektowy. Język CASLAN został opracowany w firmie Göpel dla opisu magistrali diagnostycznej. Zawiera ponad 100 rozkazów łącznie z algorytmiczną generacją wektorów testowych. Kompilator pozwala na usuwanie błędów syntaktycznych programu, co znacznie przyśpiesza wykonywanie programów pomiarowych. - Executor. Program ten nadzoruje przesyłanie danych w magistrali diagnostycznej zgodnie z kodem obiektowym współpracując z wybranym kontrolerem sprzętowym (Hardware-Link). Program przetwarza także wzory testowe przesyłane z zewnątrz - z modułu CASCON-V- Link. - ATPG tools. Moduły programowe do automatycznej generacji wzorów testowych są niezbędne przy bardziej złożonych zastosowaniach magistrali diagnostycznej. W systemie CASCON narzędzia te służą do formowania programów: - weryfikacji magistrali diagnostycznej, - testowania i diagnostyki uszkodzeń występujących w połączeniach, - testowania i diagnostyki uszkodzeń obwodów zewnętrznych, - testowania i diagnostyki pamięci. Przy generacji wzorów testowych wykorzystywane są listy połączeń uzyskiwane z systemów CAD za pośrednictwem programu CASCON-D-Link. - Diagnostic processors. Moduł współdziała z programami ATPG zapewniając prawie 100% detekcję i lokalizację uszkodzeń do poziomu pojedynczego pinu. Wykryte uszkodzenie jest sygnalizowane natychmiast w tablicy wektorów testowych na ekranie monitora. - ICP tools. Moduły programowania wewnętrznego (In-Circuit Programming) służą do programowania układów typu FPGA i EEPROM, w szczególności takich firm jak AMD, Intel, XICOR, Microchip, ALTERA i XILINX. - Strategizer. Moduł służy do łączenia różnych programów testowych i optymalizowania strategii testowania obiektu badanego. Wśród tych cząstkowych programów wymienić można: - programy do testowania GO/NO GO, - programy diagnostyczne, - wzory testowe w formacie binarnym, - programy testowania elementów, - programy testowania pakietów, - programy testowe systemów, - programy programowania wewnętrznego (ICP). - Debugger. Program debugger kontroluje działanie i ułatwia obsługę systemu. Pozwala na następujące rodzaje pracy: - interpretacyjną realizację kodów źródłowych programu CASLAN, - interakcyjną generację i realizację operacji magistrali diagnostycznej, - obserwację zawartości rejestrów, komórek, zmiennych itp., 68

- graficzną prezentację przebiegów w określonych komórkach, - definiowanie kluczy sprzętowych i programowych. Firma Göpel oferuje układowe kontrolery magistrali o różnej złożoności. Najprostszy z nich tzw. Scan Booster włączany jest pomiędzy złącze Centronics komputera, a obiekt badany. Interfejs magistrali znajduje się pod kontrolą programu CASCON. Częstotliwość zegara TCK zależy od klasy komputera. Typowo wynosi ok. 200 khz w przypadku PC-486. 3.4. Tester magistrali dla systemów analogowo-cyfrowych W Przemysłowym Instytucie Elektroniki w oparciu o system CASCON firmy Göpel wyposażony w kontroler magistrali MFC 1149.1-A opracowano tester magistrali IEEE 1149.4 [6]. Standardowe możliwości systemu CASCON w tej konfiguracji są następujące: generacja, wykonanie testów oraz analiza wyników wg standardu IEEE 1149.1, generacja 32 bitowych wektorów wejścia / wyjścia o różnych konfiguracjach, generacja i pomiar napięć z użyciem 12 bitowych przetworników CA i AC. Tester wyposażono w dodatkowe bloki funkcjonalne. Blok wymuszenia prądu stałego umożliwia pomiary rezystancji elementów dyskretnych występujących pomiędzy układami zawierającymi magistralę. Zespół wymuszająco pomiarowy sygnałów zmiennych, służący między innymi do pomiarów parametrycznych elementów biernych, składa się z następujących bloków funkcjonalnych: generatora napięcia zmiennego o programowanej częstotliwości, przetwornika napięcie - prąd, wzmacniaczy pomiarowych AC charakteryzujących się bardzo dużą rezystancją wejściową, przetwornika wartości skutecznej. Pomiary parametryczne wykonane przy pomocy testera są wykonywane z dokładnością około 5%. 4. PODSUMOWANIE Wprowadzenie standardu magistrali diagnostycznej umożliwiło projektantom konstrukcję łatwo testowalnych wyrobów. Cechą szczególną magistrali jest łatwość fragmentacji aktywnej i możliwość sprawdzania wybranych fragmentów (połączeń, układów, modułów), co zapewnia dużą wnikliwość diagnostyczną (często z dokładnością do układu scalonego lub pojedynczego połączenia). Urządzeniem sterującym magistralą w najprostszym przypadku może być złącze (Centronics) drukarki komputera PC. Profesjonalne testery magistrali diagnostycznej oferują narzędzia ułatwiające generację i ocenę wyników testów. Uwzględnienie w fazie projektowania wskaźników niezawodnościowych elementów i odpowiednie umieszczenie najbardziej zawodnych elementów na pakiecie (podstawki, łatwy dostęp) czyni wyrób łatwo naprawialnym. Te własności wyrobu mają duży wpływ na długość jego cyklu życia, a tym samym na jego własności ekologiczne. LITERATURA 1. Proposal for directive on waste from electrical and electronic equipment. Second draft, UE, 1998. 2. Technical Subcommittee of Joint Test Action Group (JTAG): Boundary-Scan Architecture Standard Proposal. Version 2.0, March 1988. 69

3. IBM, Honeywell, and TRW: VHSIC Phase 2 Interoperability Standards. ETM-BUS Specification, December 1986. 4. IBM, Honeywell, and TRW: VHSIC Phase 2 Interoperability Standards. TM-BUS Specification. December 1986. 5. IEEE: Standard Test Access Port and Boundary-Scan Architecture. New York, May 1990. 6. M. Gonera i inni: Badania skuteczności detekcji niezdatności i lokalizacji uszkodzeń w mikroelektronicznych układach analogowo-cyfrowych zawierających specjalizowaną magistralę diagnostyczną. Prace PIE nr 134, Warszawa, 1998. STANDARD TEST PORT AS THE ELEMENT OF ECO-DESIGN FOR INTEGRATED CIRCUITS AND ELECTRONIC PCB One of the aspects of the ECO-design of the integrated circuits and electronic printed circuit boards (PCBs) is taking into the considerations problems of testing and repairing of the electronic equipment. In the article is presented current standard test port and are given selected equipment - systems, which are auxiliary in the equipment testing with the help of test port. 70