Architektura komputerów wprowadzenie materiał do wykładu 3/3 dr inż. Rafał Klaus Zajęcia finansowane z projektu "Rozwój i doskonalenie kształcenia na Politechnice Poznańskiej w zakresie technologii informatycznych i ich zastosowań w przemyśle" POKL.04.01.02-00-189/10
Model funkcjonalny komputera Środowisko użytkowe źródło i miejsce przeznaczenia danych Urządzenie do przemieszczania danych Urządzenie sterujące Urządzenie do przechowywania danych Urządzenie do przetwarzania danych
Operacje realizowane przez komputer przemieszczanie przemieszczanie sterowanie sterowanie pamięć przetwarzanie pamięć przetwarzanie przemieszczanie przemieszczanie sterowanie sterowanie pamięć przetwarzanie pamięć przetwarzanie
Struktura komputera Urządzenia peryferyjne Komputer komputer Pamięć wejście- główna wyjście Połączenia systemowe pamięć przetwarzanie Linie i komunikacyjne Jednostka centralna
Cztery główne składniki procesora komputer Jednostka centralna Jednostka rejestry arytmetyczno -logiczna Połączenia wewnętrzne wejściewyjście Połączenia systemowe Jednostka centralna Pamięć główna Jednostka sterująca
Jednostka sterująca procesor rejestry ALU magistrale Układy logiczne szeregowania Jednostka sterująca Rejestry i dekodery jednostki sterującej Jednostka sterująca Pamięć sterująca
Zespoły komputera Address Bus CPU D aa ta Bus Control Bus MEMORY PROGRAM CO DE PROGRAM DA TA PERIPHERIAL UNITS
Architektury von Neumann i Harward
Cykl rozkazowy
LR (PC) licznik rozkazów RR (IR) rejestr rozkazu PROCESOR PAMIĘĆ LR Zespół rejestrów RR adres pamięci wynik ALU operacji sygnały sterujące dekoder Adres 0 1 2 3... n 8 bitów Urządzenia zewnętrzne
Cykle Cykl rozkazowy Cykl maszynowy 1 Cykl maszynowy 2 Cykl maszynowy 3 Impulsy taktujące 0T 1T 2T 3T 4T 5T 6T 7T 8T 9T 10T Cykl zegarowy Etap pobrania oraz Etap pobrania adresu Etap wczytania dekodowania rozkazu urządzenia wejścia danych
Architektura bezpotokowa i potokowa Instrukcja 1 Instrukcja 2 Instrukcja 3 Instrukcja 4 Instrukcja 1 Instrukcja 2 Instrukcja 3 Instrukcja 4 Instrukcja 5 Instrukcja 6 Instrukcja 7 t t
Potok - pipeline Cykl 1 Cykl 2 Cykl 3 Cykl 4 Cykl 5 Cykl 6 Cykl 7 Cykl 8 IF Ins.1 Ins.2 Ins.3 DE Ins.1 Ins.2 Ins.3 ARG Ins.1 Ins.2 Ins.3 RD Ins.1 Ins.2 Ins.3 EX Ins.1 Ins.2 Ins.3 WB Ins.1 Ins.2 Ins.3 Stopnie potoku
Prosty przykładowy procesor
Adresowanie zawartością wskaźnika rozkazów
pointer addressing
immediate addressing
direct addressing
Formaty rozkazów 0 B 1 C 2 D 3 E 4 H 5 L 6 M(HL) 7 A 00 d 110 00 001 110 n 10011000 0011 010 al ah 0 STA 1 LDA MVI C,152D M(a):=A A:=M(a)
Znaczniki stanu
stos 11001101 al ah 11001001
Zadanie 1 Zapisać w pamięci RAM od adresu 0000H 3 bajty rozkazu CALL 01ABH. Jaki rozkaz powinien poprzedzać CALL? Ile cykli maszynowych ma rozkaz CALL? Adres Wartość Mnemonik 0000h 31h LXI SP, 0400h 0001h 0002h 00h 04h 0003h CDh CALL 01ABh 0004h 0005h ABh 01h
Zadanie 2 Adres Wartość Mnemonik 0000h 31h LXI SP, 1000h 0001h 00h 0002h 10h 0003h FFh RST 7 0004h F7h RST 6 0005h EFh RST 5 0006h E7h RST 4 0007h 76h HLT 0020h C9h RET 0028h C9h RET 0030h C9h RET 0038h C9h RET Adres= 8*n Np. dla RST 7 8*7=56D=38H
Zadanie 3 i 4 Adres Wartość Mnemonik 0000h 31h LXI SP, 1000h adres mnemonika 0001h 0002h 00h 10h 0003h FBh EI 0004h C3h JMP 0003h 0005h 0006h 03h 00h 0038h C9h RET 0000 0003 LXI SP 400H EI 0004 HALT 0005 JMP 4 0038 INR A 0039 STA 80H 0042 RET
Taksonomia Flynn-a Jeden Wiele strumień danych strumienie danych Jeden strumień SISD SIMD instrukcji Wiele strumieni instrukcji MISD MIMD
Komputer macierzowy Jednostka EP EP EP EP Sterująca (CPU) EP EP EP Pamięć EP EP Procesor macierzowy
Komputer wektorowy Potokowa jednostka wektorowa Pamięć Procesor skalarny Potokowa jednostka wektorowa Jednostka Sterująca Potokowa jednostka wektorowa Procesor wektorowy
Połączenia w architekturach wieloprocesorowych (statyczne) Każdy z każdym Gwiazda i drzewo Pierścień Krata i krata zapętlona Hipersześcian
Połączenia w architekturach wieloprocesorowych (dynamiczne) M1 M2 M3 M4 M1 M2 M3 M4 P1 P2 Magistrala P1 P2 P3 P4 P3 P1 M1 P4 Przełącznica krzyżowa P2 P3 M2 M3 P4 M4 Przełącznik
Komputery wieloprocesorowe i Memory Memory Memory Memory CPU CPU CPU CPU Komunik kacja mię ędzy proc cesoram Memory CPU CPU CPU CPU Pamięć rozproszona Pamięć współdzielona
Dziękuję za uwagę