Mikrokontrolery i mikrosystemy Materiały do kolokwiów Z 3 czyli Zakuć, Zdać i choć trochę Zapamiętać dr hab. inż. Zbigniew Czaja Gdańsk 2015
Mikrokontrolery i mikrosystemy Z 3 2 Przedmowa Materiały Z 3 przeznaczone są głównie z myślą o tych studentach, którzy nie chcą umieć, a zwłaszcza zrozumieć, treści wykładu z Mikrokontrolerów i mikrosystemów i wystarczy im tylko nauczenie się na pamięć bez rozumienia odpowiedzi na poszczególne pytania w celu zaliczenia kolokwiów. Powstanie materiałów Z 3 zostało zainspirowane tym, iż w obiegu krążą opracowania typu pytanie odpowiedź z błędami bezkrytycznie przyjmowanymi przez studentów (a przecież, wystarczyłoby zajrzeć do materiałów z wykładu, aby odkryć te błędy). Do nauki do kolokwiów zachęcam do korzystania z materiałów do wykładu (Tom I do pierwszego kolokwium, a Tom II do drugiego). Po to powstały. Zawierają one treści stanowiące logiczną całość. Przecież dane zagadnienie, czy fakt naukowy, rozwiązanie techniczne itd. wynika z wcześniejszego zagadnienia, faktu czy rozwiązania, czyli jak to jest w nauce i technice jedno wynika z drugiego. Ponadto, bywają one ze sobą powiązane. Inaczej mówiąc, stanowią razem spójną całość, do której po prostu na potrzeby kolokwium przygotowano kilka pytań takich, aby odpowiedzi na nie nie były za długie (na napisanie odpowiedzi na jedno pytanie szacunkowo powinno wystarczyć 10 minut). Ponadto, zachęcam do uczęszczania na wykłady, gdyż wysłuchanie ich pozwala na zrozumienie treści, co ułatwia naukę do kolokwiów. Przedstawiane są na nich także przykłady nieopisane w materiałach do wykładu, przekazywane są wskazówki jak się uczyć ze zrozumieniem schematów blokowych i przebiegów czasowych. Nawet można zadawać pytania wykładowcy jak się nie zrozumiało danej rzeczy lub chce się czegoś dodatkowego dowiedzieć związanego z treściami wykładu. Materiały Z 3 zawierają wyłącznie opracowania tzw. zagadnień elementarnych poruszanych na wykładzie. Treści zagadnień podstawowych, czyli odpowiedzi na pozostałe pytania, zawarte są w materiałach do wykładu. Nauczenie się odpowiedzi na pytania elementarne gwarantuje uzyskanie maksymalnie 18 pkt. na 30 pkt. z danego kolokwium (60%), co pozwala na uzyskanie co najwyżej oceny 3,5 (przy założeniu, iż uzyskano od 28 pkt. do 34 pkt. za laboratorium).
Mikrokontrolery i mikrosystemy Z 3 3 I. Zagadnienia elementarne i ich treści obowiązujące do pierwszego kolokwium z części Mikrokontrolery : 1. Definicja mikrokontrolera (w skrócie: mk), dwie najważniejsze cechy jego jednostki centralnej. Mk można zdefiniować następująco: układ cyfrowy z wyspecjalizowanym mikroprocesorem i niezbędnymi do jego samodzielnej pracy urządzeniami zawartymi w jednym układzie scalonym (dzięki którym nie wymaga urządzeń zewnętrznych, takich jak np. kontrolery magistral, przerwań, generatory sygnałów taktujących mikroprocesor, itp.), jest zdolny do autonomicznej pracy, tzn. w najprostszych zastosowaniach nie wymaga przyłączenia zewnętrznych układów pomocniczych (peryferyjnych), został zaprojektowany do pracy w systemach kontrolno-pomiarowych oraz komunikacyjnych, stąd posiada rozbudowany system komunikacji z otoczeniem, z reguły pracuje w czasie rzeczywistym. Cechy jednostki centralnej: szerokość szyny danych. Może być ona 8-bitowa, 16-bitowa lub 32-bitowa. częstotliwość sygnału taktującego (zegarowego). Jej wartość powinna być jak najmniejsza, ponieważ pobór mocy przez mikrokontroler proporcjonalny jest do częstotliwości sygnału zegarowego, ale jednocześnie na tyle duża, aby zapewnić wymaganą minimalną prędkość przetwarzania danych przez jednostkę centralną. 2. Uszczegółowiona budowa mk oraz funkcje realizowane przez jego bloki. Jednostka centralna (dokładniej zawarty w niej mikroprocesor) realizuje program zawarty w pamięci programu (typu FLASH). Zmienne programu przechowywane są w pamięci danych SRAM. Jednostka centralna jak i pozostałe wewnętrzne bloki mk są taktowane sygnałem zegarowym (clock), generowanym i rozprowadzanym przez system zegarowy. Częstotliwość sygnału zegarowego może być stabilizowana np. zewnętrznym oscylatorem kwarcowym. W stan początkowy mk wprowadzany jest sygnałem RESET generowanym przez układ resetu. Układy peryferyjne umożliwiają odczyt sygnałów wejściowych cyfrowych, jak i również analogowych (przetworniki A/C) oraz generację sygnałów wyjściowych stosowanych do sterowania układami mse. Komunikacja z otoczeniem mk odbywa się za pośrednictwem linii portów we/wy.
Mikrokontrolery i mikrosystemy Z 3 4 3. Cechy architektury harwardzkiej procesorów rdzeniowych mk. Opiera się na użyciu dwóch oddzielnych szyn dla danych i rozkazów, dzięki czemu w trakcie pobierania argumentów wykonywanej właśnie instrukcji można równocześnie zacząć pobieranie następnego słowa rozkazowego (pre-fetch). Skraca to cykl rozkazowy i zwiększa szybkość pracy. Obszary adresowe pamięci danych i programu (wewnętrznych i czasami zewnętrznych) są rozdzielone. Pociąga to za sobą niejednoznaczność adresów, ponieważ pod tym samym adresem jc widzi pamięć RAM i FLASH. W tym przypadku stosuje się inne rozkazy dla pamięci programu i inne dla pamięci danych. magistrala danych i rozkazów mają różną szerokość (długość słowa). Wadą tego rozwiązania jest utrudniony przepływ danych z pamięci programu do obszaru pamięci operacyjnej, co uniemożliwia stosowanie jednej z podstawowych technik programistycznych (look-up tables). 4. Cechy architektury Von-Neumanna procesorów rdzeniowych mk. Jednolita przestrzeń adresowa, w której wszystkie pamięci, rejestry i układy we/wy są umieszczone w jednej, wspólnej przestrzeni adresowej. W architekturze tej zakłada się, że podział przestrzeni adresowej na pamięć programu, pamięć danych oraz obszar we/wy jest czysto umowny i zależy wyłącznie od rozmieszczenia tych elementów w obszarze adresowym podczas projektowania systemu. Mk ma jedną szynę danych wspólną dla danych i programu. Dzięki temu programowanie jest ułatwione, gdyż dostęp do danych, programu i urządzeń we/wy odbywa się przy użyciu zunifikowanych rozkazów wykorzystujących te same tryby adresowania. Tworzenie tablic stałych, tablicy wektorów, itp. w pamięci FLASH nie stanowi problemu. W tym rozwiązaniu wykonanie instrukcji wymaga kilku przesłań danych (najpierw bajt z kodem rozkazu, a po nim bajty z argumentami) po magistrali danych, co czyni tę architekturę zdecydowanie wolniejszą od harwardzkiej. 5. Funkcje i typy pamięci zaimplementowanych w mk. Podział ze względu na pełnione funkcje: pamięć programu (zawierająca kod programu, tablice stałych, wektor resetu i przerwań), w technologii ROM, EPROM lub FLASH pamięć danych (przechowująca zmienne), stos sprzętowy (obsługi przerwań i wywołań funkcji odkładają na niego bieżącą wartość licznika rozkazów i po zakończeniu działania zdejmują ją), pamięć EEPROM (przechowuje zmienne lub tablice stałych, które po wyłączeniu zasilania nie mogą ulec skasowaniu). Podział pamięci programu ze względu na technologie wykonania: ROM (Read Only Memory) programowanie zawartości pamięci następuje w procesie produkcyjnym i nie może być przeprowadzone przez użytkownika. EPROM (Erasable Programmable ROM) pamięci z możliwością kasowanie dotychczasowej zawartości promieniami ultrafioletowymi i prowadzania nowej zawartości za pomocą zewnętrznego programatora. Umieszczane są w obudowach z okienkiem kwarcowym w celu umożliwienia kasowania. FLASH (Bulk Erasable Non-Volatile Memory) pamięci z możliwością kasowanie zawartości i programowania bezpośrednio w systemie mikroprocesorowym.
Mikrokontrolery i mikrosystemy Z 3 5 6. Warstwowy model mk zamkniętego. 7. Przeznaczenia sygnału RESET i źródła sygnału RESET w mk. Sygnał RESET służy do: Inicjalizacji pracy mk, czyli wprowadzenia go w stan początkowy. Inicjalizacja polega najczęściej na ustawieniu licznika rozkazów na początek kodu programu (do licznika rozkazów wpisywany jest wektor resetu). Urządzenia we/wy i rejestry sterujące są ustawiane w tryb standardowy (spoczynku). Uniwersalne końcówki we/wy są ustawione jako wejścia o wysokiej impedancji, aby minimalnie wpływać na otoczenie mk (w dokumentacji każdego mk znajduje się informacja o stanie wszystkich rejestrów i portów po resecie mk). Ponadto, służy on do wprowadzenia mk w tryb programowania lub testowania. Możemy wyróżnić następujące źródła resetu: reset po włączeniu zasilania, reset wywołany zewnętrznym sygnałem RESET, reset programowy wywołany przez wykonanie instrukcji RESET lub ustawienie odpowiedniego bita, reset wywołany przez układ watchdog, reset wywołany przez układy nadzorujące poprawność pracy mk (np. od układu wykrywającego spadek napięcia zasilania LVD (Low Voltage Detector) w ST72215G, BOR (Brown-out Reset) w PIC18F452).
Mikrokontrolery i mikrosystemy Z 3 6 8. Budowa i zasada działania linii portów równoległych. Czytanie danych (pobieranie) podawanych z zewnątrz na wyprowadzenia portu, przez ten port polega na doprowadzeniu chwilowych stanów napięć na tych wyprowadzeniach (tzn. istniejących w momencie operacji czytania) do wewnętrznej szyny danych układu. Jest to realizowane przez uaktywnienie trójstanowego bufora sygnałem czytanie. Natomiast operacja wpisania (wprowadzenia) danej do portu powoduje, że chwilowy stan wewnętrznej szyny danych zostaje zapamiętany w elementach zapamiętujących poszczególnych linii (najczęściej są nimi przerzutniki typu D) i wystawiany na wyprowadzeniach portu za pośrednictwem aktywnego bufora trójstanowego. Stan wyprowadzeń portu pozostaje niezmienny, dopóki nie nastąpi kolejna operacja wpisania do portu. Linia portu równoległego jest linią wejściową, gdy bufor trójstanowy jest w stanie wysokiej impedancji. Uaktywnienie bufora trójstanowego sygnałem kierunek, ustawia linię jako wyjściową. Wówczas 1 na wyjściu przerzutnika odpowiada stan wysoki (około V cc napięcie zasilania mk) na wyprowadzeniu portu, a 0 stan niski (około 0 V). 9. Właściwości układów peryferyjnych mk. Są programowalne - zadania przekazywane są im do wykonania odpowiednimi rozkazami, dokładniej mówiąc przez ustawienie odpowiednich bitów w rejestrach konfiguracyjnych (sterujących), przez wpisanie danych do rejestrów danych. Charakteryzują się dużym stopniem autonomii w stosunku do procesora rdzeniowego. Przekazane im zadania wykonywane są samodzielnie, bez zaangażowania czasu procesora. Od strony procesora układy we/wy programowane są za pośrednictwem magistrali wewnętrznej. Układom tym zazwyczaj przypisane są: rejestry robocze (czyli rejestry danych zawierające wyniki ich działania), rejestry konfiguracyjne/sterujące służące do konfiguracji i sterowania urządzeniem peryferyjnym, rejestry statusu zawierające aktualny stan urządzenia: flagi przerwań, komunikaty o błędach, itp. O zakończeniu wykonywania zadań procesor informowany jest ustawieniem odpowiedniego bitu w rejestrze stanu urządzenia (najczęściej flagi przerwania) lub wysłaniem sygnału żądania przerwania o ile jest ono odblokowane.
Mikrokontrolery i mikrosystemy Z 3 7 10. Schematyczna budowa układu czasowego w mk oraz jego zasada pracy w dwóch podstawowych konfiguracjach. jako właściwe układy czasowe (timers) Są wtedy taktowane wewnętrznym sygnałem zegarowym przeznaczonym do taktowania jc. Timery wykorzystywane są w programie użytkownika jako wzorce czasu. jako liczniki (counters) Są one wtedy taktowane zewnętrznymi sygnałami doprowadzanymi poprzez linie wejściowe portów i wykorzystywane w programie użytkownika np. jako liczniki zmian poziomów sygnałów zewnętrznych 11. Budowa, zasada działania i typowe parametry wewnętrznego przetwornika A/C w mk. Typowe parametry przetworników A/C w mk: długość słowa (najczęściej 10 bitów), czas konwersji (typowo od kilku do kilkunastu µs), rozdzielczość (zwykle 1 LSB ~ 5 mv przy zakresie 5V dla długości słowa 10 bitów), błąd całkowity (około 2 LSB).
Mikrokontrolery i mikrosystemy Z 3 8 12. Sterowanie oraz sposób odczytu i zapisu danych do wewnętrznej pamięci EEPROM. Rejestry służące do obsługi pamięci EEPROM: rejestr sterujący, w którym uruchamia się procedurę odczytu lub zapisu do pamięci, rejestr danych przechowujący daną, która ma być wpisana pod adres wskazywany przez rejestry adresu lub zawiera daną odczytaną spod wybranego adresu, jeden lub dwa rejestry adresu zawierajce adres komórki pamięci EEPROM, na której będzie wykonana operacja zapisu lub odczytu. Generalnie odczyt z pamięci EEPROM przebiega według następującej procedury: do rejestrów adresu wpisuje się adres bajtu w pamięci EEPROM, spod którego chcemy pobrać daną, ustawiamy bit uruchamiający proces odczytu w rejestrze sterującym, czekamy, aż ustawi się flaga informująca o zakończeniu odczytu (najczęściej wyzerowanie bita uruchamiającego proces odczytu), w rejestrze danych znajduje się już nasza dana. Zapis danej do pamięci najczęściej przebiega według następującej procedury: czekamy aż zakończy się poprzedni cykl zapisu (zapis trwa około od 2ms do 4ms), testując flagę informującą o zakończeniu zapisu (najczęściej wyzerowanie bita uruchamiającego proces zapisu). do rejestrów adresu wpisuje się adres bajtu w pamięci EEPROM, do którego chcemy wpisać daną, do rejestru danych wprowadzamy naszą daną, odblokowujemy zapis do pamięci EEPROM ustawiając odpowiedni bit lub wykonując odpowiednią sekwencję wpisów do rejestrów sterujących (warto przedtem zablokować wszystkie przerwania), ustawiamy bit uruchamiający proces zapisu do EEPROM, 13. Schematyczna budowa sterownika komunikacji szeregowej w mk oraz realizowane przez niego funkcje. Dwie podstawowe funkcje układu: Funkcję nadajnika (transmiter ) wysyłanie zawartości określonego rejestru, tzw. bufora nadajnika, w postaci szeregowej poprzez określone wyprowadzenia portu. Oznacza to, że na wyjściu linii portu pojawia się ciąg binarny odpowiadający zawartości wysyłanego rejestru. W funkcji odbiornika (receiver) sterownik komunikacji szeregowej potrafi przetworzyć ciąg binarny doprowadzony do wejścia określonej linii portu na zawartość rejestru, zwanego buforem odbiornika.
Mikrokontrolery i mikrosystemy Z 3 9 14. Format danych dla standardu UART, budowa kontrolera interfejsu UART oraz ogólna jego obsługa.
Mikrokontrolery i mikrosystemy Z 3 10 15. Przebiegi czasowe interfejsu SPI. Przebiegi czasowe interfejsu SPI dla sygnału zegarowego o CPHA=0 Przebiegi czasowe interfejsu SPI dla sygnału zegarowego o CPHA=1 16. Pojęcie rodziny mk. Modyfikacje członków rodziny mk. Rodzina mk zbiór mk oparty na tym samym procesorze rdzeniowym, czyli układów o różnych parametrach, ale zachowujących między sobą kompatybilność programową, tzn. posiadają tą samą jc, czyli tą samą listę instrukcji. Modyfikacje członków danej rodziny mikrokontrolerów: na poziomie jc, dotyczy ona zmiany: rozmiaru pamięci programu, rozmiaru pamięci danych RAM, maksymalnej szybkości pracy. na poziomie urządzeń peryferyjnych. Modyfikacje w tej warstwie stanowią podstawowy wyróżnik danego typu mk. Użytkownik otrzymuje do dyspozycji całą, niekiedy dość liczną rodzinę mk różniących się kombinacjami wbudowanych w układ scalony układami we/wy. na poziomie warstwy zacisków zewnętrznych i typu obudowy. Dotyczy głównie parametrów elektrycznych zacisków mk oraz stosowanego typu obudowy mk.
Mikrokontrolery i mikrosystemy Z 3 11 17. Definicja programowania zagnieżdżonego i cechy programów zagnieżdżonych. Definicja: Tworzenie oprogramowania dla mse opartych na mk (i nie tylko) i ukierunkowanych na zadania pomiarowo-sterujące oraz komunikacyjne określa się w literaturze mianem programowania zagnieżdżonego (embeded programming). Cechy programów zagnieżdżonych: Program jednoznacznie ustala funkcję mse, tzn. użytkownik ma możliwość zmiany funkcji systemu zazwyczaj tylko w niewielkim zakresie przewidzianym przez program użytkowy. Ta właśnie cecha określana jest jako zagnieżdżenie programu. Działanie programu musi spełniać określone wymagania czasowe dotyczące przekraczania maksymalnego czasu reakcji na określone zdarzenia zewnętrzne oraz realizacji określonych zadań programowych w nieprzekraczalnym czasie. Ta cecha określana jest jako praca programu w czasie rzeczywistym. Są to programy działające na specyficznych zasobach sprzętowych warunkowanych ukierunkowaniem budowy sprzętowej mse na konkretne zadanie. 18. Metody uruchamiania programów napisanych na mk. metoda prób i błędów - polega na wielokrotnym programowaniu mk i za każdym razem obserwacji działania programu w mse i jego korekcji na podstawie tych obserwacji, aż do uzyskania prawidłowego działania mk, zastosowanie monitorów programowych (monitors) i programów śledzących (debuggers) są najczęściej stosowane. - Monitory są instalowane w pamięci programu mk i kontrolują wykonywanie właściwego programu użytkowego oraz komunikują się z systemem rozwojowym poprzez złącze szeregowe. - Natomiast debugery pracują w przyłączonych do systemu komputerach PC, zastosowanie emulatora sprzętowego mk (ICE in-circuit emulators) polega to na umieszczeniu, na czas uruchamiania programu, w podstawce na mk sondy połączonej ze specjalnym układem sprzętowym, który emuluje działanie mk. Emulator wiernie odtwarza wszystkie właściwości mk łącznie z jego wszystkimi układami peryferyjnymi oraz pamięcią, wykorzystanie specjalnych zasobów wewnętrznych mk niektóre mk zwłaszcza 32-bitowe posiadają specjalne zasoby sprzętowe przeznaczone do wspierania procesu uruchomiania programu. Zasoby te oferują w przybliżeniu wszystkie te możliwości co emulator sprzętowy, między innymi ustawienie pułapek oraz pracę krokową. Zasoby te komunikują się przez dedykowane wyprowadzenia mk. Są one dostępne wyłącznie na etapie uruchamiania programu, zatem nie są wykorzystywane przez normalny program użytkowy.
Mikrokontrolery i mikrosystemy Z 3 12 II. Zagadnienia elementarne i ich treści obowiązujące do drugiego kolokwium z części Mikrosystemy : 1. Podstawowe zastosowania układów buforów magistrali 8-bitowej w systemach mk. Zwiększenie liczby linii sterujących mk przez podłączenie buforów do portu mk. Wówczas można sekwencyjnie ustawiać 8*N linii wyjściowych (zapamiętywać je na N buforach np. z nieodwracającymi rejestrami zatrzaskowymi 74HC573) lub sekwencyjnie czytać 8*M linii wejściowych (np. z M nieodwracających buforów typu 74HC541). Zwiększenie wydajności prądowej linii wyjściowych. Linie wyjściowe układów scalonych buforów mają zdecydowanie większe wydajności prądowe niż linie mk, zatem nadają się do ich buforowania. Możliwość separacji układów połączonych do magistrali za pośrednictwem buforów przez ustawienie wyjść tych buforów w stan wysokiej impedancji. Poprawa kształtu zboczy sygnałów na magistrali. 2. Schemat logiczny, znaczenie linii, przebiegi czasowe cyklów odczytu i zapisu asynchronicznej pamięci SRAM o dostępie równoległym i pojemności np. 512 KB. Znaczenie linii sterujących pamięcią asynchroniczną SRAM: Linia CS służy do uaktywnienia układu. Stan niski na tej linii aktywuje układ do transmisji. Linia OE jest wykorzystywana w trakcie czytania danej, niski poziom na tej linii uaktywnia bufory wyjściowe pamięci. Niski poziom na linii WE uaktywnia bufory wejściowe i dezaktywuje wyjściowe (niezależnie od stanu na linii OE), czyli służy do wprowadzenia danej do pamięci za pośrednictwem dwukierunkowych linii I/O 1 I/O 8, pod adres wskazany przez linie A 0 A 18. Uwaga: Chwile, w których sygnały CS, OE, czy WE mogą przyjmować dowolny stan ( 0 lub 1 ) zostały zaznaczone na przebiegach czasowych jako szare pola między linią reprezentującą stan niski a linią reprezentującą stan wysoki. Przebiegi czasowe cyklu odczytu danych z pamięci (zmiana adresu)
Mikrokontrolery i mikrosystemy Z 3 13 Przebiegi czasowe cyklu odczytu danych z pamięci (sterowanie sygnałem OE) Przebiegi czasowe cyklu zapisu danych do pamięci (sterowanie sygnałem WE) Przebiegi czasowe cyklu zapisu danych do pamięci (sterowanie sygnałem CS)
Mikrokontrolery i mikrosystemy Z 3 14 3. Schemat logiczny, znaczenie linii pamięci FLASH typu NOR o dostępie równoległym i pojemności np. 1 MB. Znaczenie linii pamięci FLASH z interfejsem standardowym: A0 An (n+1)-bitowa magistrala adresowa (dla Am29F080B n = 19), wystawiany jest na niej n- bitowy adres komórki do odczytu lub zapisu, DQ0 DQ7 8-bitowa dwukierunkowa magistrala danych służąca do wprowadzania i wyprowadzania danych spod adresów ustawianych na magistrali adresowej, CE# (Chip Enable) wybór (aktywacja) układu poziomem niskim, WE# (Write Enable) niski poziom na tej linii powoduje zapis bajta pod wskazany adres (ale nie zapis bajta do pamięci FLASH to wymaga uruchomienia procedury programowania), OE# (Output Enable) niski poziom na tej linii powoduje wystawienie na magistrali danych danej spod wskazanego adresu, RESET# sprzętowy reset wprowadzający pamięć w tryb odczytu, aktywny stanem niskim, RY/BY# wyjście służące do sprawdzania czy pamięć zakończyła wewnętrzne algorytmy kasowania/programowania, stan wysoki oznacza gotowość na przyjęcie kolejnych poleceń, stan niski informuje, że pamięć jest zajęta (niegotowa), bo jest w trakcie wykonywania wewnętrznych operacji.
Mikrokontrolery i mikrosystemy Z 3 15 4. Schemat blokowy układów SPLD standardu GAL16V8 oraz funkcje jego bloków. Na rys. nie zaznaczono układu ochrony danych przed odczytem. Matryca połączeń logicznych składa się: o z programowalnej macierzy typu AND array z ustalonymi połączeniami do bramek typu OR. o Pole logicznych połączeń jest zorganizowane jako 16 komplementarnych linii wejściowych (z sygnałami i ich negacjami) krzyżujących się z 64 liniami typu product term. o Na każdym skrzyżowaniu linii znajduje się komórka typu E 2 PROM, która w zależności od zaprogramowania zwiera lub rozwiera linię poziomą od pionowej.
Mikrokontrolery i mikrosystemy Z 3 16 5. Tryby pracy układów SPLD standardu GAL16V8 oraz ich ograniczenia projektowe. W trybie rejestrowym piny 1 i 11 są stale skonfigurowane odpowiednio jako zegar CLK i wejście OE. Nie mogą być one dedykowanymi wejściami. W trybie złożonym piny 1 i 11 stają się dedykowanymi wejściami i używają ścieżek sprzężenia zwrotnego (feedback paths) odpowiednio pinów 19 i 12. Z tego powodu piny 19 i 12 nie mają opcji sprzężenia w tym trybie, są wyłącznie wyjściami. W trybie prostym wszystkie ścieżki sprzężenia zwrotnego pinów wyjściowych są poprowadzone przez przyległe piny. Z tego powodu dwa wewnętrzne piny (15 i 16) nie mają opcji sprzężenia zwrotnego i są zawsze skonfigurowane jako dedykowane kombinacyjne wyjścia. 6. Schemat blokowy architektury układów CPLD np. XC9500 oraz funkcje bloków zamieszczonych na tym schemacie. Architektura układów rodziny XC9500 JTAG pozwala nie tylko na testowanie zgodnie ze standardem IEEE 1149.1, ale również i programowanie układów zamontowanych już w systemie. Bloki IOB między innymi buforują sygnały wejściowe i wyjściowe z układu oraz zapewniają odpowiednie parametry elektryczne zacisków. Każdy blok funkcyjny składa się z 18 niezależnych makrokomórek, z których każda może realizować funkcję kombinacyjną bądź rejestrową. Matryca przełączająca dostarcza sygnały z bloków IOB i FB do wejść bloków FB. Za pomocą matrycy użytkownik wybiera sygnały, które mają dochodzić do danego bloku FB. Dodatkowo realizuje ona iloczyn logiczny na drucie co zwiększa funkcjonalność całego układu.
Mikrokontrolery i mikrosystemy Z 3 17 7. Metody zapisu i odczytu danych oraz techniki adresowania układów peryferyjnych z interfejsem SPI. Metody zapisu i odczytu danych: W przypadku prostych układów (o jednym typie danych i niezależnym sygnale zapisu danych) możliwe jest przepełnienie zawartości odbiorczego rejestru szeregowego. Zatem w układzie po przesłaniu do niego dowolnej liczby bitów zostaje zapamiętane tylko N ostatnich bitów (N długość danych dla danego układu) w rejestrze odbiorczym. Przy bardziej złożonych układach wprowadza się do formatu danych bit startu. Czyli układ pomija kolejno przychodzące bity dopóki nie pojawi się pierwsza jedynka będąca bitem startu. Po niej dane są ważne. Słowa sterujące są krotnością 8 bitów. Liczba wysyłanych bajtów zależy od typu rozkazu. Techniki adresowania układów peryferyjnych: Wydzieleniu jednej linii adresującej układ (CS- chip select). Wprowadzenie tej linii w stan aktywny (najczęściej niski) jest jednoznaczne z zaadresowaniem układu do udziału w transmisji. Zawarciu adresu w przesyłanym ciągu danych. Gdy układ odbiorczy stwierdzi zgodność adresu, to odbiera dane zawarte po adresie. Np. stosuje się tę technikę w układach składających się z wielu niezależnie programowanych bloków, z których każdy ma swój własny adres. 8. Schemat ogólny, zasada działania (funkcje poszczególnych bloków) układu peryferyjnego z interfejsem SPI. Wszystkie układy peryferyjne z interfejsem SPI składają się z bloku interfejsu SPI służącego do komunikacji z układem (wysyłanie i odbiór danych, wysyłanie rozkazów i odbiór danych statusowych): Rejestru szeregowego, do którego w takt sygnału zegarowego CLK są na linii wejście danych SDI szeregowo bit po bicie wprowadzane dane (najczęściej 8-bitowe czyli bajty). Dane z układu szeregowo są wystawiane na linii wyjście danych SDO. Transmisja odbywa się, gdy na linii wyboru układu CS jest stan aktywny (najczęściej stan niski). Układ kontrolny steruje interfejsem SPI za pośrednictwem linii CS oraz podłączonych do niego cyfrowych sygnałów sterujących, których występowanie (liczba i pełnione funkcje) zależą od zastosowania układu (warstwy aplikacji). Zarządza również komunikacją między rejestrem szeregowym a blokiem aplikacji. bloku warstwy aplikacji realizującej zadania zgodne z przeznaczeniem układu.
Mikrokontrolery i mikrosystemy Z 3 18 Znaczenie linii: CS wybór układu do transmisji (aktywny poziomem niskim). Gdy CS jest w stanie niskim można do układu wprowadzać rozkazy oraz dane i wyprowadzać dane oraz zawartość rejestrów statusu. Układ zaczyna wykonywać wprowadzony rozkaz, gdy na CS pojawi się zbocze narastające. SDO szeregowe wyjście danych służące do wyprowadzania danych oraz zawartości rejestru statusu. SDI szeregowe wejście danych przeznaczone do wprowadzania rozkazów i danych do układu. CLK zegar taktujący transmisją szeregową. analogowe linie we-wy dostarczają sygnały analogowe do/z bloku warstwy aplikacji. cyfrowe sygnały sterujące dodatkowe sygnały sterujące zależne od aplikacji (np. sygnał przerwania INT, wstrzymania transmisji HOLD, itp.) 9. Schemat blokowy pamięci o dostępie szeregowym z interfejsem SPI, znaczenie linii i funkcje jej bloków. Pamięć szeregowa składa się z bloku interfejsu SPI służącego do komunikacji z otoczeniem, rejestru statusu służącego do konfiguracji pamięci oraz zawierającego jej stan, układu kontrolnego pamięci kontrolującego jej pracę i realizującego wbudowane algorytmy programowania i odczytu danych, bloków obsługi pamięci składających się z układów obsługujących dostęp do matrycy pamięci, dla pamięci EEPROM i FLASH z bloków generujących napięcia potrzebne do programowania i kasowania pamięci oraz z układów wykrywających spadek napięcia zasilania, matrycy pamięci składającej się z komórek pamięci danego typu (w danej technologii) zorganizowanych w wiersze i kolumny. Znaczenie linii dla szeregowych pamięci: CS wybór układu do transmisji (aktywny poziomem niskim). Gdy CS jest w stanie niskim można do pamięci wprowadzać rozkazy oraz dane i wyprowadzać dane oraz zawartość rejestru statusu. Pamięć zaczyna wykonywać wprowadzony rozkaz, gdy na CS pojawi się zbocze narastające. SO szeregowe wyjście danych służące do wyprowadzania danych oraz zawartości rejestru statusu. SI szeregowe wejście danych przeznaczone do wprowadzania rozkazów i danych do pamięci. SCK zegar taktujący transmisją szeregową (najczęściej polaryzacja 0 i faza 0 ). WP write protect gdy na tej linii jest stan aktywny (stan niski) i jest ustawiony odpowiedni bit w rejestrze statusu, to nie można modyfikować zawartości rejestru statusu. HOLD aktywny stanem niskim. Linia służy do wstrzymania (zamrożenia) transmisji szeregowej w dowolnym momencie i wprowadzenia linii SO w stan wysokiej impedancji.
Mikrokontrolery i mikrosystemy Z 3 19 10. Uogólniony schemat blokowy N-bitowych K-kanałowych przetworników A/C wyposażonych w interfejs SPI, funkcje poszczególnych bloków przetwornika A/C. Przetworniki A/C z interfejsem SPI składają się z następujących części: Części cyfrowej składającej się z: Bloku interfejsu SPI zapewniającego komunikację między przetwornikiem A/C a otoczeniem. i dla przetworników SAR uruchamiającego przetwarzanie analogowo-cyfrowe w takt sygnału zegarowego na linii SCLK. Układu kontrolnego sterującego wyborem źródła napięcia referencyjnego, kanału przetwarzania oraz zwłaszcza dla przetworników Σ - ustawianiem parametrów konwersji A/C. Części analogowej, w której skład wchodzą: Dla przetworników wielokanałowych multiplekser analogowy służący do wyboru kanału, z którego będzie pobierane napięcie do przetwarzania A/C. Układ próbkująco-pamiętający (S&H) zapamiętujący stan napięcia mierzonego i utrzymujący niezmienną jego wartość przez cały czas konwersji A/C. Blok przetwarzania A/C właściwy blok dokonujący konwersji napięcia mierzonego na kod cyfrowy bazując na metodzie SAR lub metodzie Σ -. Układ napięcia referencyjnego dostarczający za pośrednictwem bufora napięcia referencyjnego dla bloku przetwarzania A/C. Napięcie referencyjne może pochodzić z zewnątrz wówczas podawane jest na pin REFin lub może być wytwarzane przez wewnętrzne źródło referencyjne (typowo 2,5 V).
Mikrokontrolery i mikrosystemy Z 3 20 11. Schemat blokowy układu cyfrowego czujnika temperatury z interfejsem SPI (np. AD7814), funkcje poszczególnych jego bloków, znaczenie linii układu, przebiegi czasowe interfejsu SPI. Schemat blokowy układu AD7814 przedstawiciela cyfrowych czujników temperatury z SPI Przebiegi interfejsu SPI układu AD7814 DIN Wejście danych szeregowych dla danych do rejestru kontrolnego. Dane są wprowadzane do rejestru kontrolnego na narastające zbocze sygnału zegarowego SCLK. SCLK Wejście zegara interfejsu szeregowego. Zegar wykorzystywany jest do wyprowadzania danych z rejestru zawierającego wartość zmierzonej temperatury oraz do zapisywania danych do rejestru kontrolnego CS Wejście wyboru układu. Urządzenie jest wybrane, gdy jest podany na nie stan niski. Wejście SCLK jest wyłączone, gdy podany jest stan wysoki na tym pinie. DOUT Wyjście danych szeregowych zawierających zmierzoną temperaturę. Na opadające zbocza sygnału zegarowego SCLK wystawiane są bity rejestru z wartością temperatury.
Mikrokontrolery i mikrosystemy Z 3 21 12. Ogólny schemat przetwornika cyfrowo-analogowego (C/A), funkcje poszczególnych bloków układu. Rys. 6.40. Ogólny schemat przetwornika cyfrowo-analogowego (C/A) Każdy przetwornik C/A sterowany interfejsem szeregowym składa się z części: cyfrowej zawierającej: blok interfejsu SPI służący do wprowadzania danych konfiguracyjnych i danych do przetworzenia na wartość analogową. Dane te są wprowadzane na wejściu DIN w takt sygnału zegarowego SCLK, gdy na linii wyboru układu CS jest stan aktywny (najczęściej stan niski) adresujący układ do transmisji. układ kontrolny sterujący kanałem przetwarzania kod-napięcie. Układ ten ma możliwość wprowadzenie przetwornika w tryb obniżonego poboru mocy lub zmiany parametrów bufora wyjściowego (np. wzmocnienia, impedancji wyjściowej). analogowej, w której skład może wchodzić wiele kanałów przetwarzania kod-napięcie (np. 1, 2, 4, 8, 16 kanałów). Pojedynczy kanał przetwarzania kod-napięcie składa się z: Rejestru DAC, który zawiera N-bitową (gdzie: N rozdzielczość przetwornika C/A) daną przetwarzaną na wartość napięcia. Kod ten bezpośrednio steruje kluczami drabinki R-2R. Drabinki R-2R będącej siecią rezystorów o wartości R i 2R. Drabinka konwertuje kod cyfrowy na wartość prądu. Bufora wyjściowego konwertującego prąd wypływający z drabinki R-2R na odpowiadającą mu wartość napięcia oraz zapewniającego odpowiednią wydajność i impedancję wyjściową.
Mikrokontrolery i mikrosystemy Z 3 22 13. Schemat blokowy układu potencjometru cyfrowego sterowanego interfejsem SPI (np. AD5260), znaczenie linii układu, przebiegi czasowe interfejsu SPI. Schemat blokowy układu AD5260 firmy Analog Devices przedstawiciela potencjometrów cyfrowych sterowanych interfejsem SPI A Końcówka A potencjometru. W Suwak. B Końcówka B potencjometru. Przebiegi czasowe na interfejsie SPI dla układu AD5260 SHDN Aktywny stanem niskim. Rozwarcie końcówki A. CLK Wejście zegarowe aktywne zboczem narastającym. SDI Wejście szeregowe interfejsu SPI. CS Wybór układu, aktywny stanem niskim. Kiedy stan na linii CS jest wysoki, dane mogą być ładowane do rejestru RDAC. PR Aktywny stanem niskim. Ustawia rezystor na połowę jego wartości, poprzez wpisanie do rej. RDAC wartości 80H. VL Zasilanie logiki układu. SDO Wyjście szeregowe typu otwarty dren, Wymaga zewnętrznego rezystora pull-up.
Mikrokontrolery i mikrosystemy Z 3 23 14. Przyczyny stosowania zewnętrznych kontrolerów interfejsów szeregowych np. USB, CAN, Ethernet, czy radiowych układów nadawczo-odbiorczych na 2,4 GHz. Zewnętrzne kontrolery interfejsów szeregowych stosuje się wówczas gdy: Wybrany przez nas mk ich nie posiada. Nie chcemy używać mk w nie wyposażonych, ponieważ mk te są zazwyczaj bardzo rozbudowane, co za tym idzie i droższe (mają większą moc obliczeniową aby obsługiwać wbudowane interfejsy i przy okazji są wyposażone w wiele urządzeń peryferyjnych często zbędnych dla naszej aplikacji). Zastosowanie zewnętrznych kontrolerów interfejsów szeregowych pozwala na rozproszenie mocy obliczeniowej w systemie, tzn. mk wykonuje swoje zadania przewidziane programem, a wymiana danych z kontrolerem interfejsu szeregowego odbywa się poprzez interfejs SPI. Kontroler ten często realizuje prawie cały stos obsługi danego protokołu (np. stosy protokołów CAN, USB czy warstwę fizyczną Ethernet protokołów TCP/IP) odciążając w ten sposób jednostkę centralną mk. Często producenci kontrolerów szeregowych dostarczają gotowe sterowniki dla systemów operacyjnych (np. sterowniki urządzeń USB dla Windows XP, Windows 7, Linux) współpracujące z ich kontrolerami. 15. Schemat blokowy kontrolerów interfejsów szeregowych sterowanych interfejsem SPI, funkcje poszczególnych ich bloków, znaczenie linii układów. Składa się on z następujących bloków: Blok interfejsu SPI obsługuje on interfejs SPI służący do komunikacji między mk a kontrolerem. Za jego pomocą transmitowane są dane do buforów wejściowo-wyjściowych. Ponadto zawiera on rejestry kontrolne i statusowe służące do konfiguracji i sterowania układem kontrolera. Bufory danych wejściowych i wyjściowych są niezbędne, gdy interfejs odbiera i wysyła dane blokami (np. ramka ethernetowa, ramka CAN). Kontroler interfejsu szeregowego właściwy blok sterujący danym interfejsem szeregowym. Kontroluje on dwukierunkowym przepływem danych, dokonuje ich analizy zgodnie ze zdefiniowanym stosem protokołów (np. oblicza i sprawdza sumę kontrolną pakietu danych), steruje układem nadawczo odbiorczym. Układ nadawczo-odbiorczy odbiera i wysyła dane, konwertuje je na odpowiednie sygnały elektryczne zgodnie ze specyfikacją danego protokołu.
Mikrokontrolery i mikrosystemy Z 3 24 Znaczenie linii układu interfejsu szeregowego: SI szeregowe wejście danych interfejsu SPI dla danych wysyłanych i danych konfiguracyjnych, SO szeregowe wyjście danych interfejsu SPI służące do odbioru danych z interfejsu szeregowego i odczytu danych statusu układu, SCK zegar taktujący transmisję szeregową interfejsu SPI, CS wejście wyboru układu uaktywniające interfejs SPI do udziału w transmisji, RST wejście resetu układu aktywny stan na tej linii wprowadza kontroler w stan początkowy, INT linia przerwania zewnętrznego informująca o tym, iż kontroler żąda od mk obsługi, LINIE INTERFEJSU SZEREGOWEGO linie służące do transmisji danych. Ich liczba i funkcje zależne są od typu danego interfejsu szeregowego. 16. Schemat blokowy mikroserwera TCP/IP bazującego na kontrolerze Ethernet (np. ENC28J60) sterowanym interfejsem SPI, funkcje poszczególnych bloków mikroserwera TCP/IP. Schemat blokowy mikroserwera TCP/IP bazującego na kontrolerze ENC28J60 sterowanym interfejsem SPI Funkcje bloków mikroserwera TCP/IP: Mk (MCU) steruje kontrolerem Ethernet za pomocą interfejsu SPI.. Linią danych wyjściowych SDO przesyła się słowa sterujące, dane do wysłania najczęściej w postaci gotowego datagramu IP, a za pomocą linii danych wejściowych SDI odczytuje się odebrany datagram IP i dane statusowe. Mk programowo obsługuje stos TCP/IP, czyli realizuje najczęściej protokoły: Ethernet (składanie i analiza ramki ethernetowej), IP, ARP, TCP, UDP oraz protokoły warstwy aplikacji takie jak serwer HTTP, klient POP3, klient SMTP, itd. Kontroler Ethernet w pełni sprzętowo realizuje obsługę sieci Ethernet. Uzupełnia ramki ethernetowe o preambułe i sumę kontrolną, koduje/dekoduje dane kodem Manchester, zapewnia odpowiednie poziomy sygnałów dla standardu 10BASE-T. Transformator separujący ma za zadanie galwanicznie odizolować mikroserwer od sieci Ethernet oraz, o ile jest to wymagane, uformować przebieg trapezoidalny z prostokątnego podawanego na różnicowym wyjściu TPIN, TPOUT. Do gniazda RJ-45 wpinamy kabel standardu 10BaseT łączący mikroserwer z siecią Internet.
Mikrokontrolery i mikrosystemy Z 3 25 17. Schemat blokowy bezprzewodowego systemu elektronicznego bazującego na kontrolerze ZigBee (np. AT86RF230), główne cechy standardu ZigBee. Bezprzewodowy system elektroniczny bazujący na kontrolerze ZigBee AT86RF230 Główne cechy standardu ZigBee: wykorzystywanie pasm 868/915 MHz i 2.4 GHz, automatyczna rekonfiguracja sieci (self-healing), praca w różnych topologiach: mesh (siatka), gwiazda, drzewo, bardzo mały pobór mocy (kilka lat na jednej baterii), globalna implementacja, możliwość obsługi dużej liczby urządzeń. 18. Schemat blokowy układów MEMS sterowanych interfejsem SPI, funkcje poszczególnych bloków układów, znaczenie linii układów.
Mikrokontrolery i mikrosystemy Z 3 26 Składa się on z następujących bloków: Blok interfejsu SPI obsługuje on interfejs SPI służący do komunikacji między mk a układem MEMS. Za jego pomocą transmitowane są dane do rejestrów konfiguracyjnych, a czytane dane z rejestrów statusu i rejestrów danych. Ponadto zawiera on rejestry kontrolne i statusowe, jak i rejestry danych Czujnik mechatroniczny właściwy blok układu MEMS przetwarzający daną wielkość fizyczną, do jakiej pomiaru jest ten układ przeznaczony, na wielkość elektryczną (najczęściej napięcie). Blok kondycjonowania i przetwarzania sygnałów przetwarza on sygnał elektryczny (np. wzmacnia, jak to jest konieczne konwertuje na napięcie, filtruje) do postaci mierzalnej przez zawarty w nim przetwornik A/C, po czym konwertuje go na wartość cyfrową. Blok kalibracji i cyfrowej obróbki danych ze względu na nieliniowe zależności między wielkością fizyczną a przetworzonym na postać cyfrową sygnałem elektrycznym układ ten np. dokonuje kalibracji i przeskalowania wartości cyfrowej uzyskanej z poprzedniego bloku tak, aby reprezentowała ona rzeczywistą wielkość fizyczną. Blok realizujący dodatkowe funkcje cyfrowe odbiera i wysyła dane, konwertuje je na odpowiednie sygnały elektryczne zgodnie ze specyfikacją danego protokołu. Znaczenie linii układu: SI szeregowe wejście danych interfejsu SPI dla danych konfiguracyjnych, SO szeregowe wyjście danych interfejsu SPI służące do odbioru danych i odczytu danych statusu układu, SCK zegar taktujący transmisję szeregową interfejsu SPI. CS wejście wyboru układu uaktywniające interfejs SPI do udziału w transmisji, LINIE CYFROWE linie cyfrowe realizujące dodatkowe funkcje np. wyjście przerwania, wejście resetu, sygnały alarmowe, itp. Ich liczba i funkcje zależne są od specyfiki danego układu. Vref napięcie referencyjne dla wewnętrznego przetwornika A/C.