ZL6PLD Zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx 1 ZL6PLD jest zestawem uruchomieniowym dla układów FPGA z rodziny Spartan 3 firmy Xilinx. Oprócz układu PLD o dużych zasobach logicznych, zestaw wyposażono w peryferia stosowane w typowych syste- mach mikroprocesorowych. Schemat blokowy zestawu ZL6PLD pokazano na rys. 1. Zastosowany w zestawie układ FPGA z rodziny Spartan 3 XC3S200 zawiera zasoby logiczne odpowiadające 200000 bramek logicznych (4320 komórek logicznych), 216 kb konfigurowalnej pamięci SRAM, 12 bloków sprzętowego mnożenia oraz 4 bloki DCM. Zasoby logiczne układu XC3S200 oraz zastosowane w zestawie ZL6PLD elementy peryferyjne umożliwiają prowadzenie nawet bardzo zaawansowanych eksperymentów, a także realizację wstępnych wersji projektów. Rys. 1. Schemat blokowy zestawu ZL6PLD i Do współpracy z zestawem ZL6PLD jest zalecany uniwersalny programator-konfigurator ZL11PRG. Informacje na jego temat są dostępne m.in. pod adresem: http:///index.php?id=zl11prg. Podstawowe cechy i parametry zestawu: zastosowany układ XC3S200 w obudowie VQFP100, wbudowany konfigurator z pamięcią Flash XCF01S, gniazdo do dołączenia alfanumerycznego wyświetlacza LCD o organizacji 2x16 znaków, 4-cyfrowy, multipleksowany wyświetlacz LED, 8 diod LED, 4 przyciski do dowolnych zastosowań, przycisk wymuszający inicjalizację FPGA (odczyt konfiguracji z pamięci Flash), generator kwarcowy 3,6864 MHz w podstawce, generator RC o regulowanej częstotliwości, głośnik piezoelektryczny, interfejs RS232 z konwerterem napięciowym, złącze interfejsu USB (ZL1USB), złącze interfejsu JTAG (konfiguracja FPGA, programowanie konfiguratora), możliwość zasilania z USB lub niestabilizowanego zasilacza zewnętrznego 9...12 VDC, wbudowane stabilizatory napięć zasilających (1,2/2,5/3,3 oraz 5 V).
2! Zasoby logiczne układu XC3S200 umożliwiają wygodne implementowanie 8-bitowego rdzenia mikrokontrolera RISC PicoBlaze. Jest on dostępny (w wersjach VHDL i Verilog) bezpłatnie na stronie WWW firmy Xilinx, wersję preimplementowaną (w wersji VHDL) w zestawie ZL6PLD umieszczono na płycie dołączonej do zestawu. Konfigurowanie FPGA Konfigurowanie układu FPGA jest możliwe na dwa sposoby: za pomocą programatora JTAG (np. ZL11PRG, ZL11PRG-M modyfikować można bezpośrednio zawartość pamięci konfiguracji układu FPGA), z wykorzystaniem zewnętrznego konfiguratora Flash, który zapewnia automatyczny restart systemu po każdym włączeniu zasilania. Restart można wymusić ręcznie za pomocą przycisku S5 jego każdorazowe naciśnięcie powoduje skopiowanie zawartości pamięci konfiguratora do pamięci konfigurującej SRAM układu FPGA. Tryb konfigurowania (jeden z dwóch, pozostałe oferowane przez rodzinę Spartan 3 nie są wykorzystywane) jest wybierany za pomocą jumpera JP2 (tab. 1). Konfigurator oraz układ FPGA są połączone w łańcuch JTAG, którego schemat logiczny pokazano na rys. 2. Schemat elektryczny zestawu przedstawiono na rys. 3. Tab. 1. Wybór sposobu konfigurowania układu FPGA (JP2 - CNF) Zwarte styki Oznaczenie położenia jumpera Tryb konfiguracji Opis 1-2 JTAG JTAG Możliwa konfiguracja FPGA via JTAG 2-3 Flash Master serial Automatyczna konfiguracja FPGA po włączeniu zasilania Tab. 2. Liczba układów w łańcuchu JTAG (JP8 - JTAG#) Zwarte styki Oznaczenie położenia jumpera Opis 1-2 1 Położenie dopuszczalne w przypadku braku na PCB konfiguratora U2 2-3 2 Domyślne położenie jumpera łańcuch JTAG składa się z dwóch układów (jak na rys. 2) Rys. 2. Konfiguracja łańcucha JTAG w zestawie Interfejs USB Na płytce zestawu przewidziano miejsce do montażu modułu dwukierunkowego interfejsu USB2RS232 (ZL1USB) JP4. W tab. 3 pokazano przypisanie sygnałów interfejsu do wyprowadzeń układu FPGA. Należy pamiętać, że sygnały przesyłane liniami TX_C i RX_C są negowane!! Sygnały przesyłane liniami TX_C i RX_C są zanegowane! Tab. 3. Przypisanie sygnałów interfejsu USB do wyprowadzeń układu FPGA Sygnał interfejsu USB Numer wyprowadzenia FPGA Linia Bank RX_C 74 IO_L01P_2/VRP_2 2 TX_C 96 IO_L01N_0/VRP_0 0
Rys. 3. Schemat elektryczny ZL6PLD 3
4 Interfejs RS232 Na płytce zestawu są zamontowane elementy dwukierunkowego interfejsu RS232 (z gniazdem). W tab. 4 pokazano przypisanie sygnałów interfejsu do wyprowadzeń układu FPGA. Tab. 4. Przypisanie sygnałów interfejsu RS232 do wyprowadzeń układu FPGA Sygnał interfejsu RS232 Numer wyprowadzenia FPGA Linia Bank RX_A 75 IO_L01N_2/VRP_2 2 TX_A 88 IO_L32N_1/GCLK4 1 Wyświetlacz LCD Złącze JP6 służy do zamontowania typowego wyświetlacza alfanumerycznego o organizacji 2x16 znaków z wbudowanym sterownikiem HD44780. Sterownik wyświetlacza może być sterowany w trybie interfejsu 4- lub 8-bitowego, przy czym nie jest możliwy odczyt zawartości pamięci CG-RAM, ze względu na zwarcie do masy zasilania sygnału R/W. Sygnały sterujące pracą kontrolera modułu LCD są buforowane za pomocą układów z rodziny LVC, co wynika z faktu, że linie I/O układów z rodziny Spartan 3 nie są przystosowane do bezpośredniej współpracy z układami zasilanymi napięciem 5 V. Sposób dołączenia poszczególnych linii modułu wyświetlacza do układu FPGA przedstawiono w tab. 5.! Sygnały sterujące ENA i RS są zanegowane! Tab. 5. Przypisanie sygnałów interfejsu modułu LCD do wyprowadzeń układu FPGA Sygnał interfejsu wyświetlacza Polaryzacja Numer wyprowadzenia FPGA Linia Bank RS_LCD_5V 0 16 IO_L24N_6/VREF_6 6 E_LCD_5V 0 13 IO_L40N_7/VREF_7 6 D0_LCD_5V 1 2 IO_L01N_7/VRP_7 7 D1_LCD_5V 1 1 IO_L01P_7/VRP_7 7 D2_LCD_5V 1 5 IO_L21N_7 7 D3_LCD_5V 1 4 IO_L21P_7 7 D4_LCD_5V 1 9 IO_L23N_7 7 D5_LCD_5V 1 8 IO_L23P_7 7 D6_LCD_5V 1 11 IO_L40P_7 7 D7_LCD_5V 1 12 IO_L40N_7/VREF_7 7 Multipleksowany wyświetlacz LED Standardowym wyposażeniem zestawu ZL6PLD jest 4-cyfrowy wyświetlacz LED, pracujący w układzie sterowania multipleksowanego. Zastosowano wyświetlacze o wspólnych katodach, dzięki czemu segmenty są zapalane stanem logicznym 1. Zestawienie sygnałów sterujących pracą wyświetlaczy pokazano w tab. 6. Na rys. 4 pokazano przypisanie nazw segmentom wyświetlacza LED. Rys. 4. Przypisanie nazw segmentom wyświetlacza
5 Tab. 6. Przypisanie sygnałów sterujących wyświetlaczami LED do wyprowadzeń układu FPGA Sygnał sterujący wyświetlacze LED Numer wyprowadzenia FPGA Linia Bank Opis A 87 IO_L32P_1/GCLK4 1 Segment A wyświetlaczy LED (świeci, gdy linia sterująca = 1 ) B 97 IO_L01N_0/VRP_0 0 Segment B wyświetlaczy LED świeci, gdy linia sterująca = 1 ) C 86 IO_L31N_1/VREF_1 1 Segment C wyświetlaczy LED (świeci, gdy linia sterująca = 1 ) D 80 IO_L01N_1/VRP_1 1 Segment D wyświetlaczy LED (świeci, gdy linia sterująca = 1 ) E 79 IO_L01P_1/VRN_1 1 Segment E wyświetlaczy LED (świeci, gdy linia sterująca = 1 ) F 85 IO_L31P_1 1 Segment F wyświetlaczy LED (świeci, gdy linia sterująca = 1 ) G 81 IO 1 Segment Gwyświetlaczy LED (świeci, gdy linia sterująca = 1 ) DP 63 IO_L40N_3/VREF_3 3 Segment DP wyświetlaczy LED (świeci, gdy linia sterująca = 1 ) KATH3 91 IO_L31P_0/VREF_0 0 Linia sterowania wzmacniacza (z inwersją) wspólnej katody wyświetlacza o najwyższej wadze pozycji. Segmenty wyświetlacza mogą świecić, gdy linia = 1 KATH2 92 IO_L31N_0 0 Linia sterowania wzmacniacza (z inwersją) wspólnej katody wyświetlacza. Segmenty wyświetlacza mogą świecić, gdy linia = 1 KATH1 71 IO_L21P_2 2 Linia sterowania wzmacniacza (z inwersją) wspólnej katody wyświetlacza. Segmenty wyświetlacza mogą świecić, gdy linia = 1 KATH0 89 IO_L32P_0/GCLK6 0 Linia sterowania wzmacniacza (z inwersją) wspólnej katody wyświetlacza o najmniejszej wadze pozycji. Segmenty wyświetlacza mogą świecić, gdy linia = 1 Diody LED Diody LED dołączono do układu FPGA w taki sposób, że świecą po podaniu logicznej 1 na wyjście sterujące. Zestawienie sygnałów sterujących diody LED pokazano w tab. 7. Tab. 7. Przypisanie sygnałów sterujących LED-ami do wyprowadzeń układu FPGA Sygnał sterujący diody LED Numer wyprowadzenia FPGA Linia Bank D1 37 IO_L32N_5/GCLK3 5 D2 36 IO_L32P_5/GCLK2 5 D3 35 IO_L31N_5/D4 5 D4 34 IO_L31P_5/D5 5 D5 32 IO_L28N_5/D6 5 D6 30 IO_L28P_5/D7 5 D7 28 IO_L01N_5/RDWR_B 5 D8 27 IO_L01P_5/CS_B 5 Sygnały zegarowe Zestaw ZL6PLD wyposażono w dwa źródła sygnałów zegarowych: generator kwarcowy o częstotliwości impulsów wyjściowych 3,6864 MHz (jest on montowany w podstawce DIP14, dzięki czemu można go zastąpić innym generatorem zasilanym napięciem 5 V), generator RC (wykonany na timerze 555) o regulowanej, za pomocą potencjometru, częstotliwości impulsów wyjściowych (5...400 Hz). Generator kwarcowy dołączono do wejścia globalnego sygnału zegarowego GCLK0, generator RC do wejścia GCLK7 (tab. 8). Tab. 8. Przypisanie sygnałów zegarowych do wejść globalnych sygnałów zegarowych układu FPGA Nazwa sygnału zegarowego Numer wyprowadzenia FPGA Linia zegarowa CLK1 38 GCLK0 CLK2 90 GCLK7 Głośnik Głośnik piezoceramiczny dołączono, za pośrednictwem jumpera JP7, do wyprowadzenia FPGA o numerze 68 (linia IO_L24N_2, bank 2). Możliwe konfiguracje JP7 opisano w tab. 9.
6 Tab. 9. Możliwe konfiguracje JP7 (SPK) Zwarte styki Oznaczenie położenia jumpera Opis 1-2 On Dołącza głośnik piezoceramiczny do wyprowadzenia 68 FPGA 2-3 Off Głośnik odłączony Klawiatura Styki przycisków tworzących klawiaturę włączono pomiędzy masę zasilania i rezystory podciągające linie I/O do napięcia +3,3 V. Przyporządkowanie ich liniom I/O układu FPGA przedstawiono w tab. 10. Tab. 10. Przypisanie przycisków klawiatury wyprowadzeniom układu FPGA Przycisk Numer wyprowadzenia FPGA Linia Bank S1 50 IO_L01N_4/VRP_4 4 S2 54 IO 3 S3 62 IO_L40P_3 3 S4 60 IO_L24P_3 3 Zasilanie Zestaw ZL6PLD może być zasilany z interfejsu USB (napięcie +5V podawane na gniazdo USB-B Zl1) lub za pomocą zewnętrznego zasilacza sieciowego (dołączonego do JP9) o napięciu wyjściowym 9...12 VDC. Polaryzacja napięcia na JP9 nie jest istotna, bowiem na wejściu stabilizatora zastosowano mostek Graetza (M1). Do wyboru źródła zasilania służy jumper JP10 (tab. 11). Tab. 11. Wybór źródła zasilania (JP10 - PWR_SEL) Zwarte styki Oznaczenie położenia jumpera Opis 1-2 EXT Zasilanie zewnętrzne z zasilacza sieciowego JP9 2-3 USB Zasilanie z USB Zl1 Uniwersalne linie I/O Wyprowadzenia I/O układu FPGA dołączono do trzech, dwurzędowych złącz szplikowych: JP3, JP5 i JP11. Przypisanie sygnałów do poszczególnych styków pokazano na rys. 5. Linie I/O nie wykorzystane w zestawie do dołączenia któregoś z elementów peryferyjnych, noszące oznaczenia: UNIV_IO11...UNIV_IO18 wyposażono w dołączane, jednokierunkowe bufory TTL-LVC, które są przystosowane do współpracy z układami cyfrowymi zasilanymi napięciem 5 V (podczas gdy same są zasilane napięciem 3,3 V). Bufory zawarte w układzie U4 można wykorzystać jako wejściowe lub wyjściowe, ale wyłącznie jako jednokierunkowe. Indywidualne dołączenie buforów do wejść FPGA umożliwiają przełączniki DIP-switcha DSw1 zgodnie ze schematem z rys. 6. Rys. 5. Rozmieszczenie sygnałów na złączach JP3, JP5 i JP11
7 Rys. 6. Konfiguracja buforów LVC Rys. 7. Schemat montażowy ZL6PLD
8 Rys. 8. Rozmieszczenie sygnałów w układzie XC3S200 w obudowie VQFP100 W skład zestawu ZL6PLD wchodzi: zmontowana płyta bazowa, z układem XC3S200 oraz konfiguratorem XCF01S, płyta CD z dokumentacjami podzespołów, przykładowym projektem, rdzeniem procesora PicoBlaze w VHDL. ZL6PLD 1.0 BTC Korporacja 05-120 Legionowo ul. Lwowska 5 tel.: (022) 767-36-20 faks: (022) 767-36-33 e-mail: biuro@kamami.pl http://www.kamami.pl Zastrzegamy prawo do wprowadzania zmian bez uprzedzenia. Oferowane przez nas płytki drukowane zestawu ZL6PLD mogą się różnić od prezentowanej w dokumentacji, przy czym zmianom nie ulegają jej właściwości użytkowe. BTC Korporacja gwarantuje zgodność produktu ze specyfikacją. BTC Korporacja nie ponosi odpowiedzialności za jakiekolwiek szkody powstałe bezpośrednio lub pośrednio w wyniku użycia lub nieprawidłowego działania produktu. BTC Korporacja zastrzega sobie prawo do modyfikacji niniejszej dokumentacji bez uprzedzenia.