Implementacja w układzie FPGA modulatora 3D-SVM dla przekształtnika 3-poziomowego z sinusoidalnym napięciem wyjściowym

Transkrypt

1 Krystian ERWIŃSKI 1, Tomasz TARCZEWSKI 1, Lech GRZESIAK 2, Anrzej WAWRZAK 1, Kazimierz KARWOWSKI 1 Uniwersytet Mikołaja Kopernika w Toruniu, Instytut Fizyki, Wyział Fizyki Astronomii i Informatyki Stosowanej (1), Politechnika Warszawska, Instytut Sterowania i Elektroniki Przemysłowej (2) Implementacja w ukłazie FPGA moulatora 3D-SVM la przekształtnika 3-poziomowego z sinusoialnym napięciem wyjściowym Streszczenie. Przekształtniki 3-poziomowe staja się obecnie coraz barziej popularne ze wzglęu na możliwość generowania przebiegów o mniejszej zawartości harmonicznych. Jest to szczególnie istotne w przypaku wytwarzania sinusoialnego napięcia na wyjściu przekształtnika. Algorytm moulacji SVM coraz częściej implementowany jest w ukłaach programowalnych FPGA ze wzglęu na uża szybkość ziałania i możliwość uzyskania użych częstotliwości przełaczania. W artykule przestawiono implementację algorytmu 3D-SVM la przekształtnika 3-poziomowego z sinusoialnym napięciem wyjściowym w ukłazie FPGA Spartan 6 LX9. Przestawione wyniki baań oświaczalnych owoza poprawności ziałania prezentowanej implementacji. Abstract. Three level inverters are becoming more popular ue to the ability to generate outputs with less harmonic content. This is especially important when sinusoial inverter output voltage is require. SVM moulation algorithm is frequently implemente in FPGA programmable logic ue to high operating spee an ability to achieve high switching frequencies. The article presents an implementation of a 3D-SVM algorithm for a 3-level sinusoial output inverter on a Spartan 6 LX9 FPGA. Experimental results are presente that prove correct operation of the presente implementation. (FPGA implementation of 3D-SVM moulator for a 3-level sinusoial output voltage inverter) Słowa kluczowe: FPGA, przekształtnik 3-poziomowy z ioami poziomujacymi, moulator 3D-SVM Keywors: FPGA, 3-level neutral point clampe inverter, 3D-SVM moulator oi: /pe Wstęp Stosowane powszechnie przekształtniki 2-poziomowe generuja napięcie wyjściowe przy użyciu moulacji szerokości impulsów. Napięcie wyjściowe ma kształt impulsów prostokatnych, co powouje pulsacje momentu elektromagnetycznego [11]. W celu zminimalizowania pulsacji aży się o uzyskania sinusoialnego napięcia wyjściowego poprzez zastosowanie filtrów LC na wyjściu przekształtnika. Ze wzglęu na uża zawartość wyższych harmonicznych w napięciu wyjściowym przekształtnika wupoziomowego wymagane filtry maja uże gabaryty [7]. Przekształtniki wielopoziomowe, w porównaniu o powszechnie stosowanych przekształtników 2-poziomowych, cechuja sięniższym poziomem zniekształceń napięć wyjściowych, niższa szybkościa narastania napięcia oraz możliwościa pracy przy niższych częstotliwościach przełaczania [6]. Zastosowanie przekształtnika wielopoziomowego o generacji napięcia sinusoialnego pozwala na zmniejszenie gabarytów wyjściowych filtrów LC ze wzglęu na mniejsza zawartość wyższych harmonicznych w sygnale wyjściowym przekształtnika. Jena z popularnych topologii przekształtników wielopoziomowych jest struktura 3-poziomowa z ioami zwrotnymi (NPC). W tej topologii wysterowaniu ulega 12 ł aczników półprzewonikowych IGBT co wymaga zastosowania 12 kanałów PWM. Jenocześnie klasyczny algorytm SVM (ang. Space Vector Moulation) wykorzystywany o wyznaczania wypełnień sygnałów PWM takiego przekształtnika jest barziej złożony obliczeniowo. Ma to istotne znaczenie jeżeli procesor sterujacy musi jenocześnie okonywać pomiarów praów, napięć i położenia, obsługiwać transmisję szeregowa i realizować złożone algorytmy estymacji i regulacji. W celu zapewnienia użej liczby kanałów PWM oraz ociażenia głównego procesora coraz częściej implementuje się sterowanie przekształtnikiem wielopoziomowym w strukturze ukłau programowalnego FPGA [4, 5] Ukłay programowalne zapewniaja elastyczność i uż a szybkość ziałania ze wzglęu na zrównoleglenie wielu operacji. Problemem implementacji w ukłaach FPGA większości wersji algorytmu SVM la przekształtników wielopoziomowych jest konieczność stosowania funkcji trygonometrycznych [9, 8]. Implementacja funkcji trygonometrycznych w ukłazie FPGA jest kłopotliwa ze wzglęu na uże zużycie zasobów programowalnych. Z tego wzglęu w literaturze zaproponowano algorytmy SVM nie wymagajace stosowania tych funkcji (np. [2]). Jenym z nich jest algorytm 3D-SVM zaproponowany przez Pratsa i in.[1] i rozwinięty w pracach [10, 3]. Prostota algorytmu powouje, że naaje się on barzo obrze o implementacji w ukłaach programowalnych w zastosowaniu o sterowania przekształtnikami wielopoziomowymi. W prezentowanym artykule przestawiono algorytm 3D- SVM oraz omówiono jego implementację w ukłazie programowalnym Spartan 6 LX9. Zwrócono uwagę na aspekty implementacji pozwalajace na znaczne zmniejszenie zużycia zasobów ukłau programowalnego. Opracowany moulator 3D-SVM został zastosowany w 3-poziomowym falowniku napięcia typu NPC o sinusoialnym napięciu wyjściowym zasilajacym silnik PMSM. Przestawiono wyniki baań oświaczalnych potwierzajacych poprawność ziałania zaimplementowanego algorytmu. Algorytm 3D-SVM Algorytm 3D-SVM operuje w trójfazowym ukłazie współrzęnych naturalnych zwiazanych ze stojanem (współrzęne ABC) w oróżnieniu o klasycznych rozwiazań, ziałajacych w wuwymiarowym ukłazie współrzęnych αβ. Dzięki temu można uniknać stosowania funkcji trygonometrycznych, których implementacja w ukłazie FPGA jest kosztowna po wzglęem zasobów programowalnych. Wartościa wejściowas a 3 napięcia zaane w poszczególnych fazach, unormowane w zakresie o 0 o 2. Wszystkie możliwe stany moulatora la przekształtnika 3-poziomowego przestawiono na rysunku 1. Długość boku sześcianu (ilość stanów w jenej osi) opowiaa ilości poziomów przekształtnika. Tworzy to 8 posześcianów. Pierwszy etap algorytmu polega na wyborze opowieniego sześcianu w zależności o wartości całkowitej napięcia. Następnie należy znaleźć cztery wektory 12 PRZEGLAD ELEKTROTECHNICZNY, ISSN , R. 90 NR 6/2014

2 Rys. 1. Wszystkie możliwe stany przekształtnika 3-poziomowego w algorytmie 3D-SVM stanu przekształtnika, pomięzy którymi nastapi przełacze- nie w celu osiagnięcia zaanego napięcia. Końce wybranych wektorów tworza czworościan mieszczacy się w wybranym posześcianie. Wszystkie warianty (czworościany) przestawiono na rysunku 2. t s t s s s s s t s t s s s Rys. 2. Wybrane warianty wektorów stanów tworzace czworościan w wybranym posześcianie przestrzeni stanów przekształtnika Wybór zestawu wektorów (czworościanu) następuje poprzez porównanie ze soba części ułamkowych unormowanych wartości napięć. Schemat blokowy algorytmu wyboru opowieniego zestawu wektorów przestawiono na rysunku 3 s s t te s s s s Rys. 3. Schemat blokowy algorytmu wyboru zestawu wektorów stanu przekształtnika. IA,IB,IC - części całkowite napięć zaanych, fa,fb,fc - części ułamkowe napięć zaanych. Po wybraniu czterech wektorów stanu, kolejnym etapem algorytmu jest wybór opowieniej sekwencji stanów i czasów trwania poszczególnych sekwencji. Sekwencje stanów s s Tablica 1. Sekwencje i czasy przełaczeń wariant sekwencje stanów czasy przełaczeń W1 S1: IA, IB, IC T1=1 fa S2: IA+1, IB, IC T2=fa fc S3: IA+1, IB, IC+1 T3=fc fb S4: IA+1, IB+1, IC+1 T4=fb W2 S1: IA, IB, IC T1=1 fc S2: IA, IB, IC+1 T2=fc fa S3: IA+1, IB, IC+1 T3=fa fb S4: IA+1, IB+1, IC+1 T4=fb W3 S1: IA, IB, IC T1=1 fc S2: IA, IB, IC+1 T2=fc fb S3: IA, IB+1, IC+1 T3=fb fa S4: IA+1, IB+1, IC+1 T4=fa W4 S1: IA, IB, IC T1=1 fb S2: IA, IB+1, IC T2=fb fc S3: IA, IB+1, IC+1 T3=fc fa S4: IA+1, IB+1, IC+1 T4=fa W5 S1: IA, IB, IC T1=1 fb S2: IA, IB+1, IC T2=fb fa S3: IA+1, IB+1, IC T3=fa fc S4: IA+1, IB+1, IC+1 T4=fc W6 S1: IA, IB, IC T1=1 fa S2: IA+1, IB, IC T2=fa fb S3: IA+1, IB+1, IC T3=fb fc S4: IA+1, IB+1, IC+1 T4=fc i czasy trwania poszczególnych sekwencji zawarto w tabeli 1. Obliczone czasy trwania sekwencji sa unormowane o jeności tzn. suma wszystkich czasów wynosi 1 (T1 + T2 + T3 + T4 = 1). Implementujac algorytm należy przeskalować obliczone czasy wzglęem okresu PWM (Tc). Sekwencje S1, S2, S3 pozielone sa na wie równe połowy rozłożone symetrycznie wokół śroka cyklu. Sekwencja S4 znajuje się wśroku cyklu. Rozmieszczenie sekwencji i ich czas trwania przestawiono na rysunku 4. Rys. 4. Rozmieszczenie poszczególnych sekwencji przełaczeń i czasy trwania sekwencji Implementacja algorytmu 3D-SVM w ukłazie programowalnym Spartan 6 LX9 Do implementacji algorytmu 3D-SVM wykorzystano ukła programowalny FPGA Spartan 6 (XC6SLX9TQG144) taktowany zegarem 27 MHz. W celu zwiększenia rozzielczości częstotliwość taktowania została zwiększona o 100 MHz wykorzystujac blok zarzazania sygnałem zegarowym wbuowany w ukła FPGA. Implementacja została zrealizowana całkowicie w języku VHDL w śroowisku Xilinx ISE Zaane napięcia w ukłazie współrzęnych /it ABC otrzymywane sa z narzęnego procesora DSP, w którym zaimplementowano ukłay regulacji. Praca w trójfazowym ukłazie współrzęnych pozwala uniknać implementacji transformacji αβ ABC w ukłazie FPGA, które sa kosztowne po wzglęem wykorzystania zasobów programowalnych. Ukła FPGA komunikuje się z procesorem poprzez 16-bitowa magistralę równoległa i obsługiwany jest przez procesor jako pamięć zewnętrzna. Na po- PRZEGLAD ELEKTROTECHNICZNY, ISSN , R. 90 NR 6/

3 Tablica 2. Wartości progowe licznika wariant P1 = T1 P2 = T1+T2 P3 = T1+T2+T3 W1 1 fa 1 fc 1 fb W2 1 fc 1 fa 1 fb W3 1 fc 1 fb 1 fa W4 1 fb 1 fc 1 fa W5 1 fb 1 fa 1 fc W6 1 fa 1 fb 1 fc stawie napięć zaawanych przez procesor DSP, ukła FPGA generuje sygnały sterujace o sterowników przekształtnika 3-poziomowego. W ukłazie FPGA zaimplementowano wa zasanicze bloki funkcjonalne - blok algorytmu 3D-SVM oraz mouł komunikacyjny. Mouł komunikacyjny skłaa się z 16- bitowych rejestrów oraz logiki sterujacej procesem komunikacji. Logika sterujaca ekouje ares rejestru poawany przez procesor DSP i w zależności o stanu sygnałów zapisu i oczytu zapisuje stan szyny anych o opowieniego rejestru lub wystawia zawartość tego rejestru na szynę anych. Procesor DSP przekazuje o ukłau FPGA napięcia wyznaczone w procesie regulacji przekształcone o trójfazowego ukłau współrzęnych. Wartości napięć, unormowane sa pomięzy 0 a 2, reprezentowane sa jako 16-bitowe liczby stałoprzecinkowe z 14-bitowa częścia ułamkowa. Na postawie reguł przestawionych na rysunku 3 wybierany jest opowieni zestaw wektorów stanu (wariant). W zależności o wybranego wariantu i wartości części całkowitej napięć o rejestrów sekwencji przełaczeń zapisywane sa stany tranzystorów w poszczególnych fazach cyklu. Zapisywane sa stany górnej połowy każej gałęzi przekształtnika ponieważ stany tranzystorów olnej gałęzi sa ich negacja. Równolegle, w zależności o wybranego wariantu, wyznaczone zostaja czasy przełaczeń pomięzy poszczególnymi fazami cyklu. Schemat blokowy moułu 3D-SVM przestawiono na rysunku 5. Rys. 5. Schemat blokowy moułu 3D-SVM w ukłazie FPGA Długość trwania cyklu wyznacza 16-bitowy licznik wukierunkowy, zliczajacy zbocza zegarowe. Kierunek zliczania zmienia się w połowie trwania cyklu po osiagnię- ciu wartości maksymalnej zależnej o częstotliwości zegara. Czasy przełaczeń zawarte w tabeli 1 nie sa wyznaczane bezpośrenio. Zamiast tego wyznaczane sa wartości progowe licznika przy przekroczeniu których następuje zmiana sekwencji stanów. Wartości progowe, równe sumie kolejnych czasów przełaczeń, zawarto w tabeli 2. W celu zmniejszenia użycia zasobów programowal- Tablica 3. Zużycie zasobów ukłau programowalnego Spartan 6 LX9 zasoby FPGA zużyte / ostępne rejestry 339 / (2%) tablice LUT 494 / 5720 (8%) zajęte komórki 214 / 1430 (14%) multipleksery 68 / 2860 (2%) wejścia/wyjścia 78 / 102 (76%) bloki arytm. DSP48A1 3 / 16 (18%) bloki zegarowe DCM 1 / 4 (25%) nych ukłau FPGA o wyznaczania czasów przełaczeń wykorzystano zintegrowane bloki arytmetyczne DSP48A1 ukłau SPARTAN 6. Bloki te integruja w swojej strukturze sumator 18-bitowy, mnożnik 18 bitowy oraz sumator 48 bitowy. W implementacji algorytmu 3D-SVM wykorzystano trzy bloki DSP48A1 o równoległego wyznaczenia trzech wartości progowych (sumator wejściowy i mnożnik). Wartość wyjściowa mnożnika jest zapisywana w wewnętrznym rejestrze bloku arytmetycznego. Końcowy sumator realizuje funkcję komparatora oejmujac o wyniku mnożenia aktualna wartość licznika. Na postawie znaków wartości wyjściowych bloków arytmetycznych (najstarsze bity) wybierany jest opowieni zestaw stanów przekształtnika z rejestrów sekwencji przełaczeń. Schemat blokowy moułu wyznaczania czasów przełaczeń przestawiono na rysunku 6. Rys. 6. Schemat blokowy ukłau przełaczania W tabeli 3 przestawiono zużycie zasobów ukłau programowalnego. W porównaniu o innych implementacji tego algorytmu w ukłazie FPGA (np. [3]) uało się osi agnać znacznie mniejsze zużycie zasobów programowalnych. Wynika to głównie z wykorzystania bloków arytmetycznych o wyznaczania czasów przełaczeń. Na wyjściu moułu 3D-SVM znajuje się blok generatora czasów martwych. Czasy martwe sa sztucznie oanym czasem pomięzy wyłaczeniem i załaczeniem tranzystorów w tej samej gałęzi. Ponieważ tranzystor IGBT potrzebuje określonego czasu na wyłaczenie i jest to czas łuższy niż załaczenie, jenoczesne wyłaczenie i załaczenie tranzystorów w anej gałęzi mogłoby oprowazić o zwarcia. Czas martwy zaimplementowany został z wykorzystaniem 8- bitowych liczników zliczajacych w ół (jeen licznik na jeen kanał PWM), opóźniajacych zbocza narastajace sygnałów sterujacych przekształtnikiem. Zbocza opaajace nie polegaja opóźnieniu. W omawianym ukłazie przyjęto czas martwy na poziomie 700 ns. Relatywnie nieuża wartość czasu martwego w stosunku o okresu generatora PWM pozwala na rezygnację z kompensacji czasów martwych w opisywanym moulatorze. Ponieważ ukła sterowania serwonapęu rozzielony jest pomięzy procesor DSP i ukła programowalny 14 PRZEGLAD ELEKTROTECHNICZNY, ISSN , R. 90 NR 6/2014

4 Baania oświaczalne Algorytm 3D-SVM zaimplementowany w ukłazie programowalnym Spartan 6 LX9 wykorzystano w buowie przekształtnika o sinusoialnym napięciu wyjściowym. Opracowany przekształtnik 3-poziomowy jest przeznaczony o współpracy z silnikiem PMSM. Sinusoialne napięcie wyjściowe uzyskiwane jest zięki zastosowaniu filtrem LC na wyjściu przekształtnika 3-poziomowego. Kształtowanie napięcia sinusoialnego jest realizowane przy użyciu regulatora bazujacego na sprzężeniu o zmiennych stanu [12]. Schemat blokowy opracowanego serwonapęu przestawiono na rysunku 9. Rys. 7. Przebiegi wyjściowe poawane na tranzystory z oanym czasem martwym (symulacja w programie Xilinx ISIM 14.2). FPGA istotne jest zapewnienie opowieniej synchronizacji pomięzy oboma ukłaami. W przestawionym rozwiaza- niu ukła FPGA synchronizuje procesor DSP. W połowie cyklu (maksimum wartości licznika) ukła FPGA wyzwala za pomoca eykowanej linii przerwanie w procesorze DSP, które realizuje pomiary praów i napięć, algorytm regulacji oraz zapis wyznaczonych wartości napięcia o ukłau FPGA. Synchronizacja i wyzwolenie pomiarów następuje w połowie cyklu ze wzglęu na brak w tym momencie przełaczeń, które mogłyby zakłócić pomiar. Pomiary, algorytm regulacji i zapis o FPGA zajmuja nie więcej niż 25 μs co przy cyklu 100 μs pozwala na uzyskanie przez ukła FPGA nowych wartości napięć prze rozpoczęciem następnego cyklu. Nowe wartości napięć poawane sa o razu na logikę kombinacyjna wyznaczajac a sekwencje przełaczeń i czasy przełaczeń. W momencie końca aktualnego cyklu opowienie wartości sa zatrzaskiwane w rejestrach sekwencji przełaczeń i wewnętrznych rejestrach bloku DSP. Mechanizm ten gwarantuje brak opóźnień zwiazanych z obliczeniami i pozwala na natychmiastowe rozpoczęcie kolejnego cyklu PWM. Mechanizm synchronizacji przestawiono na rysunku 8. Rys. 9. Schemat blokowy serwonapęu z sinusoialnym napięciem wyjściowym Baania eksperymentalne opracowanego przekształtnika 3-poziomowego z filtrem LC przeprowazono la napięcia obwou pośreniczacego U c = 120 V. Poprawność ziałania zaimplementowanego algorytmu przetestowano bez obciażenia zaajac generowanie napięć sinusoialnych o częstotliwości 50 Hz i amplituzie 96 V. Okres generatora PWM wynosił 100 μs. Na rysunku 10 przestawiono przebiegi napięć wyjściowych przekształtnika 3-poziomowego. Rys. 10. Oscylogram napięć mięzyfazowych na wyjściu przekształtnika 3-poziomowego: 1 - U ab,2-u bc,3-u ca Na rysunku 11 przestawiono przebiegi napięć na wyjściu filtra LC. Rys. 8. Mechanizm synchronizacji pomięzy ukłaem FPGA i procesorem DSP Rys. 11. Oscylogram napięć mięzyfazowych na wyjściu przekształtnika 3-poziomowego z filtrem LC: 1 - U ab,2-u bc,3-u ca Na rysunku 12 przestawiono wimo częstotliwościowe napięcia mięzyfazowego U ab. Na rysunku 13 przestawiono przebiegi praów stojana i a,i b,i c silnika PMSM o mocy 2,76 kw zarejestrowane w PRZEGLAD ELEKTROTECHNICZNY, ISSN , R. 90 NR 6/

5 zmniejszenia zużycia zasobów programowalnych ukłau FPGA w porównaniu z implementacjami algorytmu 3D-SVM opisywanymi w literaturze. Zaimplementowany algorytm wykorzystano o buowy serwonapęu o sinusoialnym napięciu wyjściowym, współpracujacym z silnikiem PMSM. Zastosowanie ukłau FPGA o generacji sygnałów PWM pozwoliło na znaczne ociażenie procesora DSP, realizujacego transmisję szeregowa, algorytmy regulacji oraz pomiary napięć, praów i położenia. Przeprowazone baania oświaczalne owoza poprawności ziałania zaimplementowanego algorytmu i wysoka jakość generowanych przebiegów napięcia (THD ok. 2,5%) oraz prau (THD ok. 3,7%). Rys. 12. Oscylogram wima częstotliwościowego napięcia mięzyfazowego U ab na wyjściu przekształtnika 3-poziomowego z filtrem LC stanie ustalonym. Zastosowane zostało sterowanie polowozorientowane z regulatorami prau typu PI zaimplementowanymi w procesorze DSP. Rys. 13. Oscylogram praów stojana: 1 - i a,2-i b,3-i c Na rysunku 14 przestawiono wimo częstotliwościowe prau i a. Rys. 14. Oscylogram wima częstotliwościowego prau i a stojana Przestawione oscylogramy pokazuja, że zniekształcenia napięcia oraz prau silnika sa niewielkie ( THD opowienio 2,5% i 3,7%) co owozi poprawności ziałania algorytmu 3D-SVM zaimplementowanego w ukłazie FPGA. Posumowanie W artykule przestawiono implementację algorytmu 3D-SVM w ukłazie programowalnym FPGA Spartan 6 LX9. Przestawiono szczegóły implementacji algorytmu w ukłazie FPGA. W szczególności zwrócono uwagę namożli- wość wykorzystania bloków arytmetycznych o znacznego Praca naukowa finansowana ze śroków Naroowego Centrum Nauki w ramach grantu baawczego numer 6636/B/T02/2011/40 ( ) LITERATURA [1] Prats M. M., Franquelo L. G., Portillo R., Leon J. I., Galvan E., Carrasco J. M., A 3-D Space Vector Moulation Generalize Algorithm for Multilevel Converters, IEEE Power Electronics Letters, 1 (2003), n.4, [2] Celanovic N., Boroyevich D., A fast space-vector moulation algorithm for multilevel three-phase converters, IEEE Transactions on Inustry Applications, 37 (2001), n.2, [3] López Ó., Álvarez J., Doval-Ganoy J., Freijeo F.D., Nogueiras A., Lago A., Peñalver C. M., Comparison of the FPGA implementation of two multilevel space vector PWM algorithms, IEEE Transactions on Inustrial Electronics, 55 (2008), n.4, [4] López Ó., Álvarez J., Doval-Ganoy J., Freijeo F.D., Multilevel multiphase space vector PWM algorithm with switching state reunancy, IEEE Transactions on Inustrial Electronics, 56 (2009), n.3, [5] Valan Rajkumar M., Manoharan P.S., FPGA base multilevel cascae inverters with SVPWM algorithm for photovoltaic system, Solar Energy, 87 (2013), [6] Roriguez, J., Lai J.S., Peng F.Z., Multilevel inverters: a survey of topologies, controls, an applications, IEEE Transactions on Inustrial Electronics, 49 (2002), n.4, [7] Teichmann R., Bernet S., A comparison of three-level converters versus two-level converters for low-voltage rives, traction, an utility applications, IEEE Transactions on Inustry Applications, 41 (2005), n.3, [8] Youm J.H., Kwon B.H., An effective software implementation of the space-vector moulation, IEEE Transactions on Inustrial Electronics, 46 (1999), n.4, [9] Gupta A.K. an Khambakone A.M., A space vector PWM scheme for multilevel inverters base on two-level space vector PWM, IEEE Transactions on Inustrial Electronics, 53 (2006), n.5, [10] Dai N.Y., Wong M.C., Chen Y.H., Han Y.D., A 3-D generalize irect PWM algorithm for multilevel converters, IEEE Power Electronics Letters, 3 (2005), n.3, [11] Steinke J.K., Use of an LC filter to achieve a motor-frienly performance of the PWM voltage source inverter, IEEE Transactions on Energy Conversion, 14 (1999), n.3, [12] Tarczewski T., Grzesiak L.M., Sterowanie o stanu serwonapęem z silnikiem PMSM zasilanym z przekształtnika o sinusoialnym napięciu wyjściowym, Przegla Elektrotechniczny, 88 (2012), n.4b, Autorzy: mgr inż. Krystian Erwiński, r inż. Tomasz Tarczewski, mgr inż. Anrzej Wawrzak, r inż. Kazimierz Karwowski Uniwersytet Mikołaja Kopernika w Toruniu, Instytut Fizyki, Wyział Fizyki Astronomii i Informatyki Stosowanej, ul. Gruziazka 5, Toruń erwin@fizyka.umk.pl, ttarczewski@fizyka.umk.pl, awawrzak@fizyka.umk.pl, kkarwowski@fizyka.umk.pl, Prof. Lech M. Grzesiak, Politechnika Warszawska, Instytut Sterowania i Elektroniki Przemysłowej, ul. Koszykowa 75, Warszawa, lech.grzesiak@isep.pw.eu.pl 16 PRZEGLAD ELEKTROTECHNICZNY, ISSN , R. 90 NR 6/2014