Wykład 1. Języki Opisu Sprzętu. Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D , tel. w ,

Transkrypt

1 Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D , tel. w , Komputer, CPU Architektury obliczeniowe Wykład październik 2018 Poziomy abstrakcji Sprzęt a program Historia języków opisu sprzętu na tle rozwoju elektroniki Porównanie języków HDL Wprowadzenie do Veriloga AGH WFiIS Informatyka Stosowana Języki Opisu Sprzętu 1

2 Komputer Magistrala Danych CPU ROM RAM I/O µp lub µc Magistrala Adresowa Magistrala Sterująca Nie będziemy się tym zajmować 2

3 Jednostka Centralna CPU Magistrala Danych AC R1 R... Rn ALU PC IR SP Flags Magistrala Adresowa Układ Sterowania (dekoder komend) Magistrala Sterujaca Nie będziemy się tym zajmować 3

4 Lista rozkazów Podstawowe grupy rozkazów to: Arytmetyczne Logiczne Przesunięcia Przesłania wewnętrzne Przesłania do i z pamięci lub urządzeń wejścia-wyjścia Sterowanie programem Obsługa stosu Obsługa przerwań Nie będziemy się tym zajmować 4

5 Architektura obliczeniowa Architektura obliczeniowa A cs składa się z: Elementów (components) funkcjonalnych C i Połączeń (links) komunikacyjnych miedzy elementami L ij Procedur funkcjonalnych związanych z elementami i połączeniami P k A cs = {C i, L ij, P k } gdzie: i, j = 1, 2,, N k = 1, 2,, M N liczba elementów, M liczba procedur w systemie. 5

6 CSPP Systemy obliczeniowe Nazwa Architektura Implementacja Computing Systems with Programmable Procedure A CSPP = {C i, L ij, P~} µp RCS Reconfigurable Computing Systems A RCS = {C~, L~, P~} FPGA ASP Application-Specific Processors A ASP = {C i, L ij, P ij } ASIC CSPP RCS ASP Elastyczność Średnia Najwyższa Ograniczona Szybkość działania Ograniczona Wysoka Najwyższa Wydajność mocy Niska Wysoka Najwyższa Koszt produkcji masowej Względnie niski Względnie wysoki Względnie niski Czas projektowania systemu Względnie krótki Średni Względnie długi Najkorzystniejszy obszar zastosowań Algorytmiczne Obliczeniowe Obliczeniowe 6

7 Blok wejściowowyjściowy (I/O Block IOB) Pionowy kanał łączeniowy (Vertical Routing Channel) Konfigurowalny blok logiczny (Configurable Logic Block CLB) Element kluczujący (Switch Box - SB) Element łączący (Connection Box - CB) Poziomy kanał łączeniowy (Horizontal Routing Channel) Matryca (fabric) układu FPGA 7

8 Ogólna architektura RCS Zasoby konfigurowalne Magistrala danych wejściowych Magistrala danych wyjściowych Pamięć konfiguracyjna Nośnik z plikiem konfiguracyjnym Sterownik konfiguracji zasobów 8

9 Poziomy abstrakcji Jest w użyciu pięć poziomów abstrakcji gdy myślimy o zagadnieniu modelowania systemów cyfrowych: Czasu ciągłego Continuous Time time (ns) Zdarzeń (event-driven) Discrete Event event_1 event_3 event_4 event_7 event_2 event_5 event_6 events Cyklu zegara (cycle-based) Cycle Accurate cycle-1 (event_1) (event_2) (event_3) cycle-2 (event_4) (event_5) (event_6) (event_7) clock cycles Instrukcji Instruction Accurate mov r0,#5 ldr r1,[r0] add r2,r1,#3 mov r3,#0 instructions (cycle_1) (cycle_2) (cycle_2) (cycle_3) (cycle_4) (cycle_4) (cycle_5) (cycle_6) (cycle_5) (cycle_6) this book Transaction Accurate Transakcji load_mem ldr r1,[r0] add r2,r1,#3 mov r3,#0 write_mem str r3,[r2] cmp r1,r3 ble 0x500 nop transactions 9

10 Poziomy abstrakcji - 0 Model fizyki elementów elektronicznych i procesu technologicznego: Polega na rozwiązywaniu układu równań różniczkowych opisującego rozkład pól elektromagnetycznych i nośników ładunku w półprzewodniku (prawa Maxwella, równanie ciągłości). Podejście to nie ma zastosowania do modelowania obwodów elektrycznych analogowych a tym bardziej systemów cyfrowych. Jest konieczne do projektowania i analizy elementów elektronicznych i technologii elektronicznej. 10

11 Poziomy abstrakcji - 1 Model czasu ciągłego: Continuous Time Najniższy poziom modelowania polegający na rozwiązywaniu układu równań różniczkowych opisującego prądy i napięcia w obwodzie elektrycznym. Elementy elektroniczne są modelowane analitycznie z wykorzystaniem ogólnie przyjętych modeli (BSIM, EKV). Podejście to jest stosowane do analizy efektów analogowych i zawiera mnóstwo informacji niepotrzebnych z punktu widzenia projektu urządzenia cyfrowego. SPICE - Simulation Program with Integrated Circuit Emphasis jest otwartym (open source) symulatorem analogowych obwodów elektronicznych ogólnego przeznczenia. W 1972 na Wydziale Inżynierii Elektrycznej i Nauk Komputerowych na Uniwersytecie Kalifornijskim w Berkeley opracowano pierwszą wersję programu SPICE1.

12 Model zdarzeniowy: Poziomy abstrakcji - 2 Discrete-event Register Transfer Level RTL (Verilog, VHDL) Na tym poziomie modelowania aktywność układu jest skoncentrowana w dyskretnych punktach czasu. Zachowanie się systemu można rozłożyć na zbiór odrębnych chwil czasowych, w których zachodzą zdarzenia. Te chwile nazywamy zdarzeniami (event), a to co się wydarza to zmiany stanu (state change). Jest to podejście analogiczne do procesu próbkowania sygnału ciągłego. Symulacja zdarzeniowa jest szeroko stosowana do modelowania sprzętu cyfrowego na niskim poziomie abstrakcji. Metoda ta nie wymaga rozwiązywania równań różniczkowych a mimo to zachowuje całą informację o aktywności pomiędzy zboczami zegara (fałszywe impulsy, opóźnienia i in.).

13 Poziomy abstrakcji - 3 Model na poziomie okresu zegara: Cycle-accurate Ten rodzaj modelu nie ujmuje żadnych wydarzeń zachodzących pomiędzy zboczami przebiegu zegarowego: opóźnienia, propagacje, fałszywe impulsy (glitch). Jest to nieistotne gdy układ jest w pełni synchroniczny czyli wszystko co ma znaczenie wydarza się w chwilach wyznaczonych zboczami sygnału zegarowego. W takim modelu układy kombinacyjne działają natychmiastowo, a układy sekwencyjne po całkowitej liczbie okresów zegara. Dla badania związków między sprzętem a oprogramowaniem jest to wystarczająca dokładność.

14 Poziomy abstrakcji - 4 Model na poziomie rozkazów: Instruction-accurate simulators Ten rodzaj modelu wyraża aktywność systemu w krokach odpowiadających jednemu rozkazowi mikroprocesora. Każdy rozkaz to kilka okresów zegara pracy procesora. Symulatory na poziomie rozkazów stosowane są do weryfikacji dużych systemów programowych jak systemy operacyjne. Symulatory takie mierzą czas w liczbie instrukcji a nie okresów zegara.

15 Poziomy abstrakcji - 5 Model transakcyjny: Transaction Level Modeling TLM (SystemC) W tym rodzaju modelu zachowanie układu jest wyrażone w terminach interakcji (zwanych transakcjami) pomiędzy składnikami systemu. Modelowanie aplikacji, w której wielokrotnie występują odwołania do pamięci można znacząco uprościć i skoncentrować się na aktywności występującej pomiędzy tymi odwołaniami. W tym celu należy wszystkie instrukcje wykonywane w konkretnym odwołaniu do pamięci zgrupować w jedno wywołanie funkcji tzn. transakcję. Model transakcyjny jest ważny na wstępnym etapie projektu kiedy projektant jest zainteresowany w określeniu ogólnej charakterystyki projektu bez wchodzenia w wysiłek budowy szczegółów modelu.

16 EDA Electronic Design Automation CAE Computer Aided Engineering Narzędzia programowe stosowane do początkowych etapów projektu: symulacja za pomocą HDL, synteza logiczna i analiza czasowa, weryfikacja. CAD Computer Aided Design Narzędzia programowe stosowane do końcowych etapów projektu: rozmieszczanie i wyznaczanie tras połączeń (P&R - Place and Route), generacja topografii układu scalonego (layout generation). 16

17 Sprzęt W pierwszym przybliżeniu będziemy mieli na myśli: Układ cyfrowy, synchroniczny, z jednym zegarem zbudowany z logiki kombinacyjnej i przerzutników. module count (input clk, rst, output reg [7:0] q); clk) if(rst) q <= 8 b0; else q <= q + 1 b1; endmodule Istnieją inne formy sprzętu, które nie mogą być tak prosto analizowane: układy asynchroniczne, logika dynamiczna, wielofazowe zegary, wiele domen zegarowych, sprzęt na zatrzaskach...

18 Program W pierwszym przybliżeniu będziemy mieli na myśli: Jedno-wątkowy sekwencyjny program napisany w C lub asemblerze. int max; int findmax(int a[10]) { unsigned i; max = a[0]; for (i=1; i<10; i++) if (a[i] > max) max = a[i]; } Rejestr Zawiera (w sensie programu w C) r0 r1 r2 r3 ip Adres bazowy a[] czyli miejsca przechowywania a[0] a[i] Adres miejsca przechowywania max max Licznik i pętli inkrementowany instrukcją add ldr - load-register strgt - store-if-greater (dotyczy flagi ustawionej przez poprzednią instrukcję).text findmax: ldr r2,.l10 ldr r3, [r0, #0] str r3, [r2, #0] mov ip, #1.L7:.L11:.L10: ldr r1, [r0, ip, asl #2] ldr r3, [r2, #0] add ip, ip, #1 cmp r1, r3 strgt r1, [r2, #0] cmp ip, #9 movhi pc, lr b.l7.align 2.word max Wynik kompilacji dla procesora ARM Istnieją inne formy programów, które nie dają się analizować przy założeniu prostego wyobrażenia o mikroprocesorze: wielowątkowość, programowanie obiektowe, funkcjonalne...

19 module ffd (input clk, rst, d, output reg q); clk) if(rst) q <= 1 b0; else q <= d; endmodule Sprzęt module ffd ( clk, rst, d, q); Wynik syntezy dla FPGA Spartan-3AN input clk; input rst; input d; output q; wire clk_bufgp_1; wire d_ibuf_3; wire q_obuf_5; wire rst_ibuf_7; FDR q_1 (.C(clk_BUFGP_1),.D(d_IBUF_3),.R(rst_IBUF_7),.Q(q_OBUF_5)); IBUF rst_ibuf (.I(rst),.O(rst_IBUF_7)); IBUF d_ibuf (.I(d),.O(d_IBUF_3)); OBUF q_obuf (.I(q_OBUF_5),.O(q)); BUFGP clk_bufgp (.I(clk),.O(clk_BUFGP_1)); endmodule

20 Historia HDL 1952 pierwszy HDL skonstruowany przez Reed-a 1970 powstał język ISP (Rose, Drongowski) 1973 istnieje już 9 HDL-i i kilkanaście nowych zaproponowano Lata 1980 pojawiły się Verilog i VHDL i były stosowane do symulacji Lata 1990 rozwija się idea syntezy z opisu HDL zapoczątkowana w latach 60-tych Firma Synopsys wprowadziła pierwszy przemysłowo zaakceptowany system do syntezy automatycznej bazujący na RTL Verilog. Pojawiła się potrzeba automatycznego generowania ciągów testowych w celu weryfikacji dużych modeli. Osiągnięto to w językach do weryfikacji poprzez użycie ograniczonych zmiennych losowych (biased random variables). 20

21 Verilog HDL Stworzony w firmie Gateway Design Automation w 1983 roku przez Phila Moorby jako pionierski symulator na poziomie bramek. Pierwotny język był przeznaczony do współpracy z interpreterem symulatora elektronicznych układów cyfrowych o nazwie Verilog XL. Symulator ten zawierał słynny do dziś szybki algorytm o nazwie XL. Firmę wraz z Verilogiem przejęła firma Cadence w 1989 roku i uczyniła Veriloga otwartym standardem. Efektem prac w Cadence było stworzenie Verilog HDL i Verilog PLI (Programming Language Interface). W roku 1990 powstała otwarta organizacja Open Verilog International (OVI). Na jej łamach Cadence opublikował Verilog 1.0 Reference Manual, który był dokumentacją użytkownika najnowszej wersji Veriloga-XL. 21

22 Verilog HDL W roku 1993 Cadence opublikował kolejną wersję tzn. Verilog 2.0 Reference Manual, która zawierała tylko drobne udoskonalenia (np. tablice konkretyzacji). OVI podjęła kroki do stworzenia formalnego standardu IEEE. Powstała grupa IEEE do spraw tego standardu, która zdecydowała o przyjęciu istniejącej dokumentacji Verilog-a 2.0 bez żadnych zmian jako standardu IEEE Było to w roku W roku 2000 powstała Accellera z połączenia Open Verilog International i VHDL. Na podstawie życzeń użytkowników i sugestii producentów oprogramowania powstał zrewidowany standard IEEE Od 2002 Accellera rozpoczęła proces gruntownych ulepszeń w Verilog-u. Efektem jest nowy język SystemVerilog, którego standard zatwierdzono w 2005 roku IEEE Równocześnie zakończono rozwój zwykłego Verilog-a publikując nową (i ostatnią) wersje standardu IEEE Ostatnia standaryzacja SystemVerilog a to IEEE

23 Standardy IEEE dla Verilog-a Standard Title Uwagi Licz. str. IEEE IEEE IEEE Verilog hardware description language Standard for Verilog Register Transfer Level Synthesis Standard for SystemVerilog Unified Hardware Design, Specification, and Verification Language Ostatnia wersja w 2005 nie rozwijany dalej 862 RTL 109 Nowy język poraz pierwszy standaryzowany w 2005 roku 1285 Brak standardów dla Verilog-A i Verilog-AMS 23

24 VHDL Powstał na militarne zamówienie jako element szerszego projektu zastosowania układów scalonych w amerykańskiej armii. Litera V w nazwie pochodzi VHISIC Very High Speed Integrated Circuit. Następnie projekt rozwijały trzy firmy: Intermetrics (twórca języka ADA), Texas Instrument i IBM. Głównym celem było stworzenie ścisłego i jednoznacznego sposobu dokumentowania sprzętu cyfrowego. Równocześnie z językiem opisowym powstał symulator. Standard powstał w 1987 roku i został zrewidowany w 1993 pod numerem IEEE Na początku 2009 zatwierdzono nową wersję IEEE Std , popularnie zwaną VHDL Jest to usprawniona wersja języka, zawierająca rozszerzoną składnię, większy zestaw operatorów, uporządkowane standardowe pakiety biblioteczne, dołączony interfejs proceduralny dla C/C++ (VHPI), podzbiór języka PSL,... 24

25 VHDL - wady Bardzo obszerna wielosłowna składnia wywodząca się z języka ADA ale także z nietrafionych decyzji projektowych (podział na entity i architecture). Nadmierna elastyczność zwłaszcza w definiowaniu typów powoduje konieczność wprowadzania dodatkowej standaryzacji pakietów np. IEEE 1164 library ieee; use ieee.std_logic_1164.all; 25

26 Język ADA W latach 70. departament obrony USA stworzył grupę roboczą High Order Language Working Group (HOLWG), która ogłosiła konkurs na stworzenie nowego języka. W 1978 roku wygrała firma CII Honeywell Bull, pod przewodnictwem Jeana Ichbiaha. Nowy język otrzymał nazwę Ada na cześć lady Augusty Ady Lovelace, uważanej za pierwszą programistkę w historii. Zwycięska propozycja czerpała pomysły z języka LIS, który Ichbiah i jego grupa zaprojektowali w latach 70. Pojawienie się Ady wywołało duże zainteresowanie wśród społeczności programistów w pierwszych latach swojego istnienia. Wśród zwolenników pojawiały się opinie, że może ona zostać głównym językiem programowania ogólnego przeznaczenia. Jean Ichbiah publicznie stwierdził, że w przeciągu 10 lat na rynku pozostaną jedynie dwa języki: Ada i Lisp. Język został standardem ANSI w 1983 roku. Nowy standard z 1995 roku Ada 95 sprawił, że język ten stał się pierwszym obiektowo zorientowanym, ustandaryzowanym językiem programowania. US Air Force sfinansowała prace nad kompilatorem GNAT. Obecnie GNAT jest częścią pakietu GNU Compiler Collection. Ostatnia standaryzacja miała miejsce w grudniu

27 Język ADA Jednym z problemów języka był zaproponowany model wielozadaniowości, który znacząco odbiegał od znanych rozwiązań. Z uwagi na obecność kluczowych mechanizmów bezpieczeństwa, Ada jest obecnie używana w aplikacjach, gdzie błąd programistyczny może mieć kosztowne konsekwencje. Przykłady: kontrola lotów, awionika samolotów, satelity, automatyczne systemy transportowe czy bankowość. W szczególności, oprogramowanie systemu Fly-by-wire w samolocie Boeing 777 zostało w całości napisane w Adzie. 27

28 Standardy IEEE dla VHDL-a Standard Title Uwagi Licz. str. IEEE IEEE IEEE IEEE IEEE IEEE IEEE Standard VHDL Language Reference Manual Standard VHDL Analog and Mixed-Signal Extensions Standard for VHDL Analog and Mixed-Signal Extensions Packages for Multiple Energy Domain Support Standard VHDL Mathematical Packages Standard VHDL Synthesis Packages VITAL ASIC modeling specification Standard Multivalue Logic System for VHDL Model Interoperability Opis pakietów MATH_REAL i MATH_COMPLEX Opis pakietów NUMERIC_BIT i NUMERIC_STD VITAL VHDL Initiative Towards ASIC Libraries Opis pakietu Std_logic_

29 Historia FPGA Steve Casselman zbudował komputer z reprogramowalnych bramek. Casselman od roku 1992 jest właścicielem patentu. Ross Freeman jest uważany za wynalazcę FPGA. Bernard Vonderschmitt wprowadził model biznesowy pozbawiony linii technologicznej. Ross Freeman i Bernard Vonderschmitt współzałożyciele firmy Xilinx. W roku 1985 wprowadzili pierwszy komercyjnie opłacalny układ FPGA o symbolu XC2064. Układ XC2064 posiadał 64 CLB (Configurable Logic Block) z dwoma trójwejściowymi LUT (two threeinput LookUp Tables). Rynek FPGA w roku 2010: Intel (Altera) 31%, Microsemi (Actel) -10%, Xilinx 36%. Pozostali to: Atmel, Cypress, Lattice Semiconductor, QuickLogic. Fabless manufacturing is the design and sale of hardware devices and semiconductor chips while outsourcing the fabrication or "fab" of the devices to a specialized manufacturer called a semiconductor foundry. Foundries are typically but not exclusively located in China and Taiwan TSMC - Taiwan Semiconductor Manufacturing Company - world's largest dedicated independent semiconductor foundry GLOBALFOUNDRIES - is a semiconductor foundry headquartered in, California, United States. GlobalFoundries was created by the divestiture of the manufacturing arm of Advanced Micro Devices (AMD) on March 2, 2009, 29

30 Pierwszy komercyjnie dostępny FPGA to XC2064 w 1985 raku. Zawierał 64 CLB z dwama trójwejściowymi LUT-ami. Objaśnienia: SG LC ELC VS System Gate Logic Cell Equivqlent Logic Cell Virtex-5 Slices Historia FPGA Rok Rozmiar technologi [nm] Rodzina układów Virtex 180 Virtex-E 150 Virtex-II 130 Virtex-II Pro Spartan Virtex-4 90 Spartan-3E Spartan-3A Rozmiar najbardziej zaawansowanego układu 1400k SG ELC Virtex VS Spartan LC Virtex Artix-7, Kinetix-7, Virtex-7, Zynq UltraScale UltraScale+ 30

31 Porównanie języków HDL System Verilog System C Obszary zastsowań Architektura Wspólna symulacja hardwaru i softwaru System Verilog MatLab SPV SystemStudio Python Behawioralna symulacja Weryfikacja funkcjonalna RTL Poziom bramek Verilog Verilog VHDL VHDL OpenVera e Sugar ForSpec PSL Poziom tranzystorów 31

32 Moduł module nazwa_modułu #(parameter lista) (deklaracje_lista_portów); Deklaracje wire-ów, reg-ów i innych zmiennych wewnętrznych Konkretyzacja modułów niższego poziomu (gate level) Polecenia przepływu danych assign (data flow level) Polecenia behawioralne always initial (behavioral level) Zadania task... endtask i funkcje function... endfunction endmodule 32

33 Moduł module <nazwa> (<końcówki>);... //wnętrze modułu... endmodule Definicja modułu opisuje jak działa moduł i jak się on kontaktuje ze światem. Definicja modułu wykorzystuje inne moduły poprzez ich urealnianie. Nie wolno zagnieżdżać definicji modułów. 33

34 Połączona deklaracja typu portu i typu danych module register (q, d, clk, rst_n); parameter SIZE=8; output [SIZE-1:0] q; input [SIZE-1:0] d; input clk, rst_n; reg [SIZE-1:0] q; Verilog-1995 clk or negedge rst_n) if (!rst_n) q <= 0; else q <= d; endmodule Verilog-2001 module register2001 #(parameter SIZE=8) (output reg [SIZE-1:0] q, input [SIZE-1:0] d, input clk, rst_n); clk, negedge rst_n) if (!rst_n) q <= 0; else q <= d; endmodule 34

35 Porty Port (terminal, końcówka) Obiekt danych odnoszący się do sygnału wejścia/wyjścia w deklaracji interfejsu modułu do otoczenia. Przez analogię można rozumieć go jako zacisk (końcówka) realnego układu. Lista portów input output inout [numer_msb:numer_lsb] <końcówki>:=[<typ> <typ_danych> <rozmiar> <nazwa>],[],... reg integer real wire tri trireg wand... 35

36 Porty Lista portów Moduł szczytowy Top a b c_in Sumator 4-bitowy fulladd4 sum c_out module fulladd4(sum, c_out, a, b, c_in); module Top; 36

37 Porty Deklaracja portów Wszystkie porty z listy muszą być zadeklarowane w module. Są trzy typy portów: Słowo kluczowe input output inout Kierunek sygnału Wejściowy Wyjściowy Dwukierunkowy module fulladd4(output [3:0] sum, output c_out, input [3:0] a, b, input c_in);... <wnętrze modułu>... endmodule 37

38 Porty Domyślnie porty są typu wire. Jeśli potrzebujemy port innego typu to trzeba go zadeklarować. Zwykle port wyjściowy output projektujemy jako utrzymujący wartość, więc potrzebny jest typ rejestrowy reg. Natomiast porty input i inout nie mogą być zadeklarowane jako reg gdyż wejścia muszą po prostu powtarzać sygnały zewnętrzne, do których są podłączone. module DFF(output reg q, input d, clk, reset); //wyjście przerzutnika utrzymuje wartość... <wnętrze modułu>... endmodule 38

39 Konwencje językowe Verilog-a Podstawowe konwencje są takie same jak w C. Elementami języka są: komentarze, ograniczniki, liczby, stringi, identyfikatory i słowa kluczowe. Verilog rozróżnia małe i duże litery. Słowa kluczowe pisane są małymi literami. Spacje Spacje \b, tabulatory \t i zakończenia linii \n. Są ignorowane za wyjątkiem sytuacji gdy rozdzielają elementy języka. Wewnątrz ciągów znaków nie są ignorowane. Komentarze Jedna linia zaczyna się od // Wiele linii od /* do */. Nie mogą być zagnieżdżane. Operatory Jednoargumentowe, dwuargumentowe, trójargumentowe Wartość sygnału 0 zero logiczne fałsz 1 jedynka logiczna prawda x wartość nieznana z wysoka impedancja, nie podłączone a = ~b; A = b && c; A = b? C : d; 39

40 Konwencje językowe Liczby (1 z 3) Z rozmiarem: <rozmiar> <format><liczba> <rozmiar> - liczba dziesiętna określająca ilość bitów w liczbie <format> - D lub d dziesiętny H lub h szesnastkowy B lub b dwójkowy O lub o ósemkowy <liczba> - sekwencja znaków od 1 do f. Małe i duże litery są nierozróżnialne. 4 b1111 //czterobitowa liczba dwójkowa 12 habc //dwunastobitowa liczba szesnastkowa 16 d255 //szesnastobitowa liczba dziesiętna Bez rozmiaru: Jeżeli nie podajemy <rozmiar> to liczba ma 32 bity długości (lub więcej o ile pozwala na to symulator i maszyna) Jeżeli nie podajemy <format> to liczba jest dziesiętna //32-bitowa liczba dziesiętna habc //32-bitowa liczba szesnastkowa o255 //32-bitowa liczba ósemkowa 40

41 Konwencje językowe Liczby (2 z 3) Wartości x lub z: Modelowanie rzeczywistych obwodów wymaga dwóch specjalnych wartości: x wartość nieokreślona (nieznana) (można także stosować?), z wartość wysokiej impedancji. Symbole te określają: 4-bity w zapisie szesnastkowym, 3 w ósemkowym, 1 w dwójkowym. Jeżeli wartości 0, x, z występują na najbardziej znaczącym miejscu, to liczba jest rozszerzana na wyższe bity także przez 0, x, z odpowiednio. 12 h13x //12-bitowa liczba szesnastkowa z 4 ostatnimi //bitami nieokreślonymi 6 hx 32 bz //6-bitowa liczba szesnastkowa nieznanej wartości //32-bitowa liczba o wysokiej impedancji 41