(12) OPIS PATENTOWY. (86) Data i numer zgłoszenia międzynarodowego , PCT/JP96/03160

Transkrypt

1 RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (21 ) Numer zgłoszenia (22) Data zgłoszenia (86) Data i numer zgłoszenia międzynarodowego , PCT/JP96/03160 (87) Data i numer publikacji zgłoszenia międzynarodowego: , WO97/16908, PCT Gazette nr 20/97 (19) PL (11) (13) B1 (51 ) IntCl7 H04L 25/06 H04L 27/06 H03K 9/02 (54) Sposób i urządzenie do demodulowania sygnału wielopoziomowego (30) Pierwszeństwo: , JP,7/ (73) Uprawniony z patentu: CASIO COMPUTER CO. LTD., Tokio, JP (43) Zgłoszenie ogłoszono: BUP 01/98 (72) Twórcy wynalazku: Satoshi Sato, Tokio, JP Takeshi Imamura, Tokio, JP (45) O udzieleniu patentu ogłoszono: WUP 05/01 (74) Pełnomocnik: Ludwicka Izabella, PATPOL Spółka z o o PL B1 (57) 1. Sposób demodulowania sygnału wielopoziomowego, w którym przekształca się wejściowy sygnał analogowy o wielu poziomach na sygnał cyfrowy, przeprowadza się dyskryminowanie poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu program wejściowego sygnału analogowego i wyprowadza się sygnał odpowiadający demodulowanemu sygnałowi analogowemu, znamienny tym, że koryguje się dane wielu progów na podstawie poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy w etapie dyskryminowania następuje dyskryminowanie poziomu sygnału cyfrowego jako pierwszego poziomu lub jako drugiego poziomu.

2 Sposób i urządzenie do demodulowania sygnału wielopoziomowego Zastrzeżenia patentowe 1. Sposób demodulowania sygnału wielopoziomowego, w którym przekształca się wejściowy sygnał analogowy o wielu poziomach na sygnał cyfrowy, przeprowadza się dyskryminowanie poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu program wejściowego sygnału analogowego i wyprowadza się sygnał odpowiadający demodulowanemu sygnałowi analogowemu, znamienny tym, że koryguje się dane wielu progów na podstawie poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy w etapie dyskryminowania następuje dyskryminowanie poziomu sygnału cyfrowego jako pierwszego poziomu lub jako drugiego poziomu. 2. Sposób według zastrz. 1, znamienny tym, że w etapie korygowania przeprowadza się korekcję danych wielu progów na podstawie średniej poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i średniej poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. 3. Sposób według zastrz. 1, znamienny tym, że w etapie korygowania wpisuje się sygnały cyfrowe do pamięci, odpowiednio, pierwszej i drugiej, kiedy za pomocą środków dyskryminowania rozróżnia się poziom sygnału cyfrowego jako poziom pierwszy lub drugi, przy czym pamięci pracują w trybie first - in, first -out (FIFO - pierwszy na wejściu, pierwszy na wyjściu), ponadto uśrednia się sygnały przechowywane w pamięciach, odpowiednio, pierwszej i drugiej oraz oblicza się dane wielu progów na podstawie wartości średnich sygnałów przechowywanych w pamięciach, pierwszej i drugiej. 4. Sposób według zastrz. 3, znamienny tym, że dodatkowo wstępnie ustawia się wiele cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. 5. Sposób według zastrz. 1, znamienny tym, że poziomami, pierwszym i drugim, są poziomy minimalny i maksymalny. 6. Sposób demodulowania sygnału wielopoziomowego, w którym przekształca się wejściowy sygnał analogowy o wielu poziomach na sygnał cyfrowy, znamienny tym, że normalizuje się sygnał cyfrowy, tak że sygnały cyfrowe o tym samym poziomie znajdują się w zadanym zakresie, następnie przeprowadza się dyskryminowanie poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału analogowego i wyprowadza się sygnał odpowiadający demodulowanemu sygnałowi analogowemu oraz koryguje się dane wielu progów na podstawie poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy w etapie dyskryminowania następuje rozróżnienie poziomu sygnału cyfrowego jako pierwszego poziomu lub jako drugiego poziomu. 7. Sposób według zastrz. 6, znamienny tym, że w etapie normalizacji przeprowadza się normalizowanie sygnału cyfrowego według skali o pierwszej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i drugiej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. 8. Sposób według zastrz. 6, znamienny tym, że w etapie normalizowania wpisuje się sygnały cyfrowe do pamięci, pierwszej i drugiej, w zależności od poziomu, odpowiednio pierwszego lub drugiego i normalizuje się sygnał cyfrowy według skali o pierwszej wartości będącej średnią sygnałów cyfrowych przechowywanych w pierwszej pamięci i drugiej wartości będącej średnią sygnałów cyfrowych przechowywanych w drugiej pamięci. 9. Sposób według zastrz. 8, znamienny tym, że dodatkowo wstępnie ustawia się wiele cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. 10. Sposób według zastrz. 8, znamienny tym, że w etapie korekcji wpisuje się sygnały cyfrowe do pamięci, pierwszej i drugiej, kiedy środek dyskryminowania rozróżnia poziom

3 sygnału cyfrowego jako poziom pierwszy lub drugi, w trybie first - in, first - out (FIFO - - pierwszy na wejściu, pierwszy na wyjściu). 11. Sposób według zastrz. 6, znamienny tym, że w etapie normalizowania przechowuje się w pierwszej pamięci skumulowaną wartość N sygnałów cyfrowych dyskryminowanych w etapie dyskryminacji jako poziom pierwszy, przy czym N jest liczbą całkowitą, przechowuje się w drugiej pamięci skumulowaną wartość N sygnałów cyfrowych dyskryminowanych przez środek dyskryminujący jako poziom drugi oraz normalizuje się sygnał cyfrowy według skali o pierwszej wartości wynoszącej 1/N wartości skumulowanej sygnałów cyfrowych przechowywanej w pierwszej pamięci, i drugiej wartości wynoszącej 1/N wartości skumulowanej sygnałów cyfrowych przechowywanej. 12. Sposób według zastrz. 1, znamienny tym, że dodatkowo wstępnie ustawia się wielu cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. 13. Sposób według zastrz. 11, znamienny tym, że w etapie korygowania uaktualnia się skumulowaną wartość w pamięci pierwszej lub drugiej, przez zamianę sygnału cyfrowego wprowadzanego w etapie konwersji na sumę (N - 1)/N wartości skumulowanej, przechowywanej w pierwszej lub drugiej pamięci, i sygnału cyfrowego wyprowadzanego w etapie konwersji, kiedy za pomocą środków dyskryminowania rozróżnia się poziom sygnału cyfrowego jako poziom pierwszy lub poziom drugi. 14. Sposób według zastrz. 6, znamienny tym, że poziomami, pierwszym i drugim, są poziomy minimalny i maksymalny. 15. Sposób według zastrz. 6, znamienny tym, że dodatkowo koryguje się dane wielu progów na podstawie normalizowanego sygnału cyfrowego wyprowadzanego ze środka normalizującego. 16. Sposób według zastrz. 6, znamienny tym, że dodatkowo koryguje się dane wielu progów na podstawie normalizowanego sygnału cyfrowego wyprowadzanego ze środków normalizujących, kiedy za pomocą środków dyskryminowania rozróżnia się poziom sygnału cyfrowego jako poziom pierwszy lub poziom drugi. 17. Urządzenie do demodulowania sygnału wielopoziomowego, zaopatrzone w środki konwersji wejściowego sygnału analogowego o wielu poziomach na sygnał cyfrowy, oraz środki dyskryminowania poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału analogowego, znamienne tym, że jest zaopatrzone w środki (103, 105) uśredniające pierwsze sygnały cyfrowe odpowiadające pierwszemu poziomowi spośród wielu poziomów wejściowego sygnału analogowego, środki (102, 104) uśredniające drugie sygnały cyfrowe odpowiadające drugiemu poziomowi spośród wielu poziomów wejściowego sygnału analogowego, oraz środki ( ) sterujące do uruchamiania środka uśredniających pierwszy sygnał i środki uśredniające drugi sygnał na podstawie uśrednionego pierwszego sygnału cyfrowego i uśrednionego drugiego sygnału cyfrowego, i do takiej regulacji środka dyskryminacji, na podstawie uśrednionego jednego z najnowszych pierwszych sygnałów cyfrowych i uśrednionego drugiego sygnału cyfrowego otrzymanego w wyniku działania środka uśredniania sygnału, przy której środek dyskryminujący poprawnie dyskryminuje poziom sygnału cyfrowego. 18. Urządzenie według zastrz. 17, znamienne tym, że środki sterujące ( ) są zaopatrzone w środki korekcji danych wielu progów na podstawie uśrednionego jednego z najnowszych pierwszych sygnałów cyfrowych i uśrednionego drugiego sygnału cyfrowego otrzymanego w wyniku działania środków uśredniania sygnału. 19. Urządzenie według zastrz. 17, znamienne tym, że środki sterujące ( ) są zaopatrzone w środki normalizowania sygnału cyfrowego przed jego porównywaniem z wieloma danymi progowymi na podstawie uśrednionego jednego z najnowszych pierwszych sygnałów cyfrowych i uśrednionego drugiego sygnału cyfrowego otrzymanego w wyniku działania środka uśredniania sygnału. 20. Urządzenie do demodulowania sygnału wielopoziomowego, zaopatrzone w środki konwersji wejściowego sygnału analogowego o wielu poziomach na sygnał cyfrowy oraz środki dyskryminowania poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału

4 analogowego i wyprowadzania na wyjście sygnału odpowiadającego demodulowanemu sygnałowi analogowemu, znamienne tym, że jest zaopatrzone w środki ( ) korekcji danych wielu progów na podstawie poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy środki dyskryminowania dyskryminują poziom sygnału cyfrowego jako pierwszy poziom lub jako drugi poziom. 21. Urządzenie według zastrz. 20, znamienne tym, że środki korekcji ( ) są dostosowane do korygowania danych wielu progów na podstawie średniej poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i średniej poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. 22. Urządzenie według zastrz. 20, znamienne tym, że środki korekcji ( ) są zaopatrzone w pamięci, pierwszą i drugą (102, 103) odpowiadające poziomom, odpowiednio, pierwszemu i drugiemu, przy czym pamięci pracują w trybie first - in, first - out (FIFO - pierwszy na wejściu, pierwszy na wyjściu), i przechowują, odpowiednio, wiele sygnałów cyfrowych, środki (115, 116) do wpisywania sygnałów cyfrowych w pamięci, pierwszą i drugą, kiedy środek dyskryminowania dyskryminuje poziom sygnału cyfrowego jako poziom pierwszy lub drugi, środki (104, 105) do uśredniania sygnałów przechowywanych w pamięciach, odpowiednio, pierwszej i drugiej oraz środki ( ) obliczania danych wielu progów na podstawie wartości średnich sygnałów przechowywanych w pamięciach, pierwszej i drugiej. 23. Urządzenie według zastrz. 20, znamienne tym, że jest zaopatrzone w środki (14) do wstępnego ustawiania wielu cyfrowych sygnałów inicjalizujących w pamięciach, pierwszej i drugiej. 24. Urządzenie według zastrz. 20, znamienne tym, ze poziomami, pierwszym i drugim, są poziomy minimalny i maksymalny. 25. Urządzenie do demodulowania sygnału wielopoziomowego, zaopatrzone w środki konwersji wejściowego sygnału analogowego o wielu poziomach na sygnał cyfrowy, znamienne tym, że jest zaopatrzone w środki normalizujące (202, 203, 214, 215, 209, 210, 211, 212), do takiego normalizowania sygnału cyfrowego, że sygnały cyfrowe o tym samym poziomie znajdują się w zadanym zakresie, środki ( ) dyskryminowania poziomu znormalizowanego sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału analogowego i wyprowadzania na wyjście sygnału odpowiadającego demodulowanemu sygnałowi analogowemu, oraz środki (201) korekcji zakresu znormalizowanych wartości ze środków normalizacji na podstawie poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy za pomocą środków dyskryminowania rozróżnia się poziom sygnału cyfrowego jako pierwszy poziom lub jako drugi poziom. 26. Urządzenie według zastrz. 25, znamienne tym, że środki normalizujące (202, 203, 214, 215, 209, 210, 211, 212), są dostosowane do normalizacji sygnału cyfrowego według skali o pierwszej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i drugiej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. 27. Urządzenie według zastrz. 25, znamienne tym, że środki normalizujące (202, 203, 214, 215, 209, 210, 211, 212) są zaopatrzone w pamięci, pierwszą i drugą (202, 203) odpowiadające poziomom, odpowiednio, pierwszemu i drugiemu, przy czym pamięci przechowują, odpowiednio, wiele sygnałów cyfrowych, oraz w środki (214, 215, 209, 210, 211, 212), do normalizowania sygnału cyfrowego według skali o pierwszej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i drugiej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. 28. Urządzenie według zastrz. 27, znamienne tym, że dodatkowo zawiera środki do wstępnego ustawiania wielu cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. 29. Urządzenie według zastrz. 27, znamienne tym, że środki korekcji zawierają środki do wpisywania sygnałów cyfrowych do pamięci, pierwszej i drugiej, kiedy środki dyskrymi-

5 nowania rozróżniają poziom sygnału cyfrowego jako poziom pierwszy łub drugi, w trybie first - in, first - out (FIFO - pierwszy na wejściu, pierwszy na wyjściu). 30. Urządzenie według zastrz. 25, znamienne tym, że środki normalizujące zawierają pierwszą pamięć (202) przechowującą skumulowaną wartość N sygnałów cyfrowych dyskryminowanych przez środki dyskryminujące jako poziom pierwszy, przy czym N jest liczbą całkowitą, dragą pamięć (203) przechowującą skumulowaną wartość N sygnałów cyfrowych dyskryminowanych przez środek dyskryminujący jako poziom drugi i środki (214, 215, 209, 210, 211, 212) normalizujące sygnał cyfrowy według skali o pierwszej wartości wynoszącej 1/N wartości skumulowanej sygnałów cyfrowych przechowywanej w pierwszej pamięci, i drugiej wartości wynoszącej 1/N wartości skumulowanej sygnałów cyfrowych przechowywanej. 31. Urządzenie według zastrz. 30, znamienne tym, że dodatkowo zawiera środki wstępnego ustawiania wielu cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. 32. Urządzenie według zastrz. 30, znamienne tym, że środki korygujące zawierają środki do uaktualniania skumulowanej wartości w pamięci pierwszej lub drugiej, przez zamianę sygnału cyfrowego wyprowadzanego ze środków konwersji na sumę (N - 1/N) wartości skumulowanej, przechowywanej w pierwszej lub drugiej pamięci, i sygnału cyfrowego wyprowadzanego ze środka konwersji, kiedy środki dyskryminowania rozróżniają poziom sygnału cyfrowego jako poziom pierwszy lub poziom drugi. 33. Urządzenie według zastrz. 25, znamienne tym, że poziomami, pierwszym i drugim, są poziomy minimalny i maksymalny. 34. Urządzenie według zastrz. 25, znamienne tym, że dodatkowo zawiera środki do korygowania danych wielu progów na podstawie normalizowanego sygnału cyfrowego wyprowadzanego ze środka normalizującego. 35. Urządzenie według zastrz. 25, znamienne tym, że dodatkowo zawiera środki do korygowania danych wielu progów na podstawie normalizowanego sygnału cyfrowego wyprowadzanego ze środka normalizującego, kiedy środek dyskryminowania dyskryminuje poziom sygnału cyfrowego jako poziom pierwszy lub poziom drugi. * * * Przedmiotem wynalazku jest sposób i urządzenie do demodulowania sygnału wielopoziomowego, zwłaszcza sygnału o wielopoziomowo modulowanej amplitudzie. Dotychczas w dziedzinie radiokomunikacji, dla zwiększenia szybkości przenoszenia danych stosuje się system modulacji z wieloma nośnymi. Na przykład w Japonii, w radiowym systemie przywoławczym znormalizowanym jako RCR STD-43, przyjęto jako system modulacyjny sygnału czteropoziomowy FSK (Frequency Shift Keying - kluczowanie z przesuwem częstotliwości). Poza tym system modulacji z wieloma nośnymi stosuje się w przypadku danych zapisanych na nośnikach zapisu, jak dysk optyczny lub temu podobnych, do zapisu danych z dużą gęstością. Dla demodulowania sygnału modulowanego wieloma nośnymi, sygnał z wieloma nośnymi zwykle przekształca się w wielopoziomowy sygnał napięciowy, to znaczy sygnał PAM (Pulse Amplitude Modulation - z modulacją amplitudy impulsów) przez zastosowanie między innymi, dyskryminatora częstotliwości. Następnie odbywa się komparacja sygnału napięciowego z wieloma napięciami progowymi. Znane są na przykład dwie metody demodulacji sygnału FSK modulowanego czteropoziomowo. Zgodnie z pierwszą metodą, przez zastosowanie dyskryminatora częstotliwości z czteropoziomowego sygnału FSK zostaje odtworzony czteropoziomowy sygnał analogowy. Odtworzony sygnał porównuje się z trzema napięciami progowymi, uprzednio ustawionymi dla demodulacji czteropoziomowych danych cyfrowych. Druga metoda jest w zasadzie podobna do pierwszej, w której odtworzony analogowy sygnał czteropoziomowy porównuje się z trzema napięciami progowymi dla demodulacji na czteropoziomowe dane cyfrowe. Przy tym te trzy napięcia progowe nie są napięciami

6 ustalonymi, lecz zmieniają się w zależności od odbieranego sygnału. Zgodnie z drugą metodą, wśród czteropoziomowych sygnałów analogowych odtwarzanych przez dyskryminator częstotliwości detekuje się napięcie minimalne i napięcie maksymalne i wyprowadza się obydwa te zdetekowane poziomy. Między dwoma zaciskami napięcia wyjściowego detektora, to znaczy pierwszym zaciskiem wyjściowym dla maksymalnego napięcia danych i drugim zaciskiem wyjściowym dla napięcia minimalnego, włączone są szeregowo cztery rezystory. Z punktów połączenia tych czterech rezystorów pobiera się napięcia równe 17%, 50% i 83% różnicy między napięciem maksymalnym a minimalnym. Te trzy napięcie pośrednie określa się jako trzy napięcia progowe. Zgodnie z pierwszą metodą, trzy napięcia progowe są odpowiednio ustalone. Tak więc, kiedy oscylator lokalny ma offset, to znaczy, kiedy częstotliwość odbieranego sygnału i sygnału odtworzonego nie są zgodne z oscylatorem lokalnym, lub jeżeli występują zmiany parametrów elementów układu tworzących dyskryminator częstotliwości itp., występuje problem polegający na tym, że sygnał wielopoziomowy może nie być zdemodulowany prawidłowo. To znaczy, czteropoziomowy sygnał analogowy powinien być odtwarzany przez dyskryminator tak, aby te cztery poziomy sygnału były w równych odstępach i dokładnie na środku między sąsiednimi poziomami progowymi, jak to pokazano na fig. 1A rysunku. Natomiast w przypadku, kiedy występuje offset lokalny, powstaje problem, że ogólna wartość odtworzonego sygnału jest przesunięta w stronę poziomu wyższego lub poziomu niższego. Na przykład, kiedy łączna wartość jest znacznie przesunięta w stronę poziomu górnego, jak to pokazano na fig. 1B, to wszystkie poziomy sygnału znajdują się powyżej trzeciego poziomu progowego. Sygnały, które powinny być z zasady demodulowane na 10, 01 i 00 demodulowane są jako 11, 10 i 01, tak że dane nie są demodulowane poprawnie. Ponadto, kiedy występuje zmienność parametrów elementów układu itp., występuje całkowite lub częściowe zniekształcenie amplitudy czteropoziomowego sygnału odtworzonego (zregenerowanego). Na fig. 1C pokazano przykład dla przypadku całkowitego zniekształcenia amplitudy czteropoziomowego sygnału analogowego. W tym przypadku dane, które z zasady powinny zostać zdemodulowane jako 10, 01 i 00 demodulowane są jako 11 i 00 są demodulowane jako 10 i 01, tak że dane nie są demodulowane poprawnie. Na fig. 1D pokazano przykład częściowego zniekształcenia amplitudy czteropoziomowego sygnału analogowego. W tym przypadku, dana, która z zasady powinna zostać zdemodulowana jako 00 demodulowana jest jako 01, tak ze dana ta nie jest demodulowana poprawnie. Zgodnie ze wspomnianą drugą metodą, te trzy napięcia progowe powiązane są z mogącym się zmieniać sygnałem odebranym. Odpowiednio do tego, teoretycznie w każdym przypadku, kiedy występuje lokalny offset i zniekształcenie amplitudy, istnieje możliwość poprawnego demodulowania sygnału wielopoziomowego. Jednak elementem wykorzystywanym do otrzymania tych trzech napięć progowych jest rezystor. Ponieważ nie do uniknięcia są mniejsze czy większe odchyłki wartości rezystancji, to w rzeczywistości jest prawie niemożliwe otrzymanie napięć równych 17%, 50% i 83% różnicy potencjałów między maksymalnym a minimalnym napięciem danych. Odpowiednio do tego zakłada się, że występują pewne nieskomplikowane zniekształcenia amplitudy czteropoziomowego sygnału analogowego odtwarzanego przez dyskryminator częstotliwości. Ponieważ pierwsze napięcie progowe i trzecie napięcie progowe wrażliwe są na zmiany wartości rezystancji, ulegają one obniżeniu, odpowiednio poniżej drugiego poziomu odbieranego sygnału lub powyżej trzeciego poziomu odbieranego sygnału. Na fig. 1E przedstawiono przykład w przypadku przesunięcia się trzeciego napięcia progowego w stronę poziomu wyższego, jak to pokazano linią k reska - kropka. W tym przypadku, dana, która powinna z zasady być demodulowana jako 01 jest demodulowana jako 00, tak, że dane nie są demodulowane poprawnie. Sposób demodulowania sygnału wielopoziomowego, w którym przekształca się wejściowy sygnał analogowy o wielu poziomach na sygnał cyfrowy, przeprowadza się dyskryminowanie poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału analogowego i wyprowadza się sygnał odpowiadający demodulowanemu sygnałowi analogowemu, według wynalazku charakteryzuje się tym, że koryguje się dane wielu progów na podstawie poprzednich

7 sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy w etapie dyskryminowania następuje dyskryminowanie poziomu sygnału cyfrowego jako pierwszego poziomu lub jako drugiego poziomu. Korzystnym jest, że w etapie korygowania przeprowadza się korekcję danych wielu progów na podstawie średniej poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i średniej poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. Korzystnym jest, że w etapie korygowania wpisuje się sygnały cyfrowe do pamięci, odpowiednio, pierwszej i drugiej, kiedy za pomocą środków dyskryminowania rozróżnia się poziom sygnału cyfrowego jako poziom pierwszy lub drugi, przy czym pamięci pracują w trybie first - in, first -out (FIFO - pierwszy na wejściu, pierwszy na wyjściu), ponadto uśrednia się sygnały przechowywane w pamięciach, odpowiednio, pierwszej i drugiej oraz oblicza się dane wielu progów na podstawie wartości średnich sygnałów przechowywanych w pamięciach, pierwszej i drugiej. Korzystnym jest, że dodatkowo wstępnie ustawia się wiele cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. Poziomami, pierwszym i drugim, są poziomy minimalny i maksymalny. W odmiennym wykonaniu sposób demodulowania sygnału wielopoziomowego, w którym przekształca się wejściowy sygnał analogowy o wielu poziomach na sygnał cyfrowy, według wynalazku charakteryzuje się tym, że normalizuje się sygnał cyfrowy, tak że sygnały cyfrowe o tym samym poziomie znajdują się w zadanym zakresie, następnie przeprowadza się dyskryminowanie poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału analogowego i wyprowadza się sygnał odpowiadający demodulowanemu sygnałowi analogowemu oraz koryguje się dane wielu progów na podstawie poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy w etapie dyskryminowania następuje rozróżnienie poziomu sygnału cyfrowego jako pierwszego poziomu lub jako drugiego poziomu. Korzystnym, jest że w etapie normalizacji przeprowadza się normalizowanie sygnału cyfrowego według skali o pierwszej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i drugiej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. Korzystnym, jest że w etapie normalizowania wpisuje się sygnały cyfrowe do pamięci, pierwszej i drugiej, w zależności od poziomu, odpowiednio pierwszego lub drugiego i normalizuje się sygnał cyfrowy według skali o pierwszej wartości będącej średnią sygnałów cyfrowych przechowywanych w pierwszej pamięci i drugiej wartości będącej średnią sygnałów cyfrowych przechowywanych w drugiej pamięci. Korzystnym jest, że dodatkowo wstępnie ustawia się wiele cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. Korzystnym jest, że w etapie korekcji wpisuje się sygnały cyfrowe do pamięci, pierwszej i drugiej, kiedy środek dyskryminowania rozróżnia poziom sygnału cyfrowego jako poziom pierwszy lub drugi, w trybie first - in, first - out (FIFO - pierwszy na wejściu, pierwszy na wyjściu). Korzystnym jest, ze w etapie normalizowania przechowuje się w pierwszej pamięci skumulowaną wartość N sygnałów cyfrowych dyskryminowanych w etapie dyskryminacji jako poziom pierwszy, przy czym N jest liczbą całkowitą, przechowuje się w drugiej pamięci skumulowaną wartość N sygnałów cyfrowych dyskryminowanych przez środek dyskryminujący jako poziom drugi oraz normalizuje się sygnał cyfrowy według skali o pierwszej wartości wynoszącej 1/N wartości skumulowanej sygnałów cyfrowych przechowywanej w pierwszej pamięci, i drugiej wartości wynoszącej 1/N wartości skumulowanej sygnałów cyfrowych przechowywanej. Korzystnym jest, że dodatkowo wstępnie ustawia się wielu cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej.

8 Korzystnym jest, że w etapie korygowania uaktualnia się skumulowaną wartość w pamięci pierwszej lub drugiej, przez zamianę sygnału cyfrowego wyprowadzanego w etapie konwersji na sumę (N - 1)/N wartości skumulowanej, przechowywanej w pierwszej lub drugiej pamięci, i sygnału cyfrowego wyprowadzanego w etapie konwersji, kiedy za pomocą środków dyskryminowania rozróżnia się poziom sygnału cyfrowego jako poziom pierwszy lub poziom drugi. Poziomami, pierwszym i drugim, są poziomy minimalny i maksymalny. Korzystnym jest, że dodatkowo koryguje się dane wielu progów na podstawie normalizowanego sygnału cyfrowego wyprowadzanego ze środka normalizującego. Korzystnym jest, że dodatkowo koryguje się dane wielu progów na podstawie normalizowanego sygnału cyfrowego wyprowadzanego ze środków normalizujących, kiedy za pomocą środków dyskryminowania rozróżnia się poziom sygnału cyfrowego jako poziom pierwszy lub poziom drugi. Urządzenie do demodulowania sygnału wielopoziomowego, zaopatrzone w środki konwersji wejściowego sygnału analogowego o wielu poziomach na sygnał cyfrowy, oraz środki dyskryminowania poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału analogowego, według wynalazku charakteryzuje się tym, że jest zaopatrzone w środki uśredniające pierwsze sygnały cyfrowe odpowiadające pierwszemu poziomowi spośród wielu poziomów wejściowego sygnału analogowego, środki uśredniające drugie sygnały cyfrowe odpowiadające drugiemu poziomowi spośród wielu poziomów wejściowego sygnału analogowego, oraz środki sterujące do uruchamiania środka uśredniających pierwszy sygnał i środki uśredniające drugi sygnał na podstawie uśrednionego pierwszego sygnału cyfrowego i uśrednionego drugiego sygnału cyfrowego, i do takiej regulacji środka dyskryminacji, na podstawie uśrednionego jednego z najnowszych pierwszych sygnałów cyfrowych i uśrednionego drugiego sygnału cyfrowego otrzymanego w wyniku działania środka uśredniania sygnału, przy której środek dyskryminujący poprawnie dyskryminuje poziom sygnału cyfrowego. Korzystnym jest, że środki sterujące są zaopatrzone w środki korekcji danych wielu progów na podstawie uśrednionego jednego z najnowszych pierwszych sygnałów cyfrowych i uśrednionego drugiego sygnału cyfrowego otrzymanego w wyniku działania środków uśredniania sygnału. Korzystnym jest, że środki sterujące są zaopatrzone w środki normalizowania sygnału cyfrowego przed jego porównywaniem z wieloma danymi progowymi na podstawie uśrednionego jednego z najnowszych pierwszych sygnałów cyfrowych i uśrednionego drugiego sygnału cyfrowego otrzymanego w wyniku działania środka uśredniania sygnału. W odmiennym wykonaniu urządzenie do demodulowania sygnału wielopoziomowego, zaopatrzone w środki konwersji wejściowego sygnału analogowego o wielu poziomach na sygnał cyfrowy oraz środki dyskryminowania poziomu sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału analogowego i wyprowadzania na wyjście sygnału odpowiadającego demodulowanemu sygnałowi analogowemu, według wynalazku charakteryzuje się tym, że jest zaopatrzone w środki korekcji danych wielu progów na podstawie poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy środki dyskryminowania dyskryminują poziom sygnału cyfrowego jako pierwszy poziom lub jako drugi poziom. Korzystnym jest, że środki korekcji są dostosowane do korygowania danych wielu progów na podstawie średniej poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i średniej poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. Korzystnym jest, że środki korekcji są zaopatrzone w pamięci, pierwszą i drugą, odpowiadające poziomom, odpowiednio, pierwszemu i drugiemu, przy czym pamięci pracują w trybie first - in, first - out (FIFO - pierwszy na wejściu, pierwszy na wyjściu), i przechowują, odpowiednio, wiele sygnałów cyfrowych, środki do wpisywania sygnałów cyfrowych w pamięci, pierwszą i drugą, kiedy środek dyskryminowania dyskryminuje poziom sygnału cyfrowego jako poziom pierwszy lub drugi, środki do uśredniania sygnałów przechowywa-

9 nych w pamięciach, odpowiednio, pierwszej i drugiej oraz środki obliczania danych wielu progów na podstawie wartości średnich sygnałów przechowywanych w pamięciach, pierwszej i drugiej. Korzystnym jest, że urządzenie jest zaopatrzone w środki do wstępnego ustawiania wielu cyfrowych sygnałów inicjalizujących w pamięciach, pierwszej i drugiej. Korzystnym jest, że poziomami, pierwszym i drugim, są poziomy minimalny i maksymalny Ẇ odmiennym wykonaniu urządzenie do demodulowania sygnału wielopoziomowego, zaopatrzone w środki konwersji wejściowego sygnału analogowego o wielu poziomach na sygnał cyfrowy, charakteryzuje się tym, że jest zaopatrzone w środki normalizujące, do takiego normalizowania sygnału cyfrowego, że sygnały cyfrowe o tym samym poziomie znajdują się w zadanym zakresie, środki dyskryminowania poziomu znormalizowanego sygnału cyfrowego przez komparowanie sygnału cyfrowego z wieloma danymi progowymi odpowiadającymi wielu progom wejściowego sygnału analogowego i wyprowadzania na wyjście sygnału odpowiadającego demodulowanemu sygnałowi analogowemu, oraz środki korekcji zakresu znormalizowanych wartości ze środków normalizacji na podstawie poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom, kiedy za pomocą środków dyskryminowania rozróżnia się poziom sygnału cyfrowego jako pierwszy poziom lub jako drugi poziom. Korzystnym jest, że środki normalizujące są dostosowane do normalizacji sygnału cyfrowego według skali o pierwszej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i drugiej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. Korzystnym jest, że środki normalizujące są zaopatrzone w pamięci, pierwszą i drugą, odpowiadające poziomom, odpowiednio, pierwszemu i drugiemu, przy czym pamięci przechowują, odpowiednio, wiele sygnałów cyfrowych, oraz w środki do normalizowania sygnału cyfrowego według skali o pierwszej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako pierwszy poziom i drugiej wartości będącej średnią poprzednich sygnałów cyfrowych dyskryminowanych jako drugi poziom. Korzystnym jest, że dodatkowo zawiera środki do wstępnego ustawiania wielu cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. Korzystnym, jest że środki korekcji zawierają środki do wpisywania sygnałów cyfrowych do pamięci, pierwszej i drugiej, kiedy środki dyskryminowania rozróżniają poziom sygnału cyfrowego jako poziom pierwszy lub drugi, w trybie first - in, first - out (FIFO - pierwszy na wejściu, pierwszy na wyjściu). Korzystnym jest, że środki normalizujące zawierają pierwszą pamięć przechowującą skumulowaną wartość N sygnałów cyfrowych dyskryminowanych przez środki dyskryminujące jako poziom pierwszy, przy czym N jest liczbą całkowitą, drugą pamięć przechowującą skumulowaną wartość N sygnałów cyfrowych dyskryminowanych przez środek dyskryminujący jako poziom drugi i środki normalizujące sygnał cyfrowy według skali o pierwszej wartości wynoszącej 1/N wartości skumulowanej sygnałów cyfrowych przechowywanej w pierwszej pamięci, i drugiej wartości wynoszącej 1/N wartości skumulowanej sygnałów cyfrowych przechowywanej. Korzystnym jest, że dodatkowo zawiera środki wstępnego ustawiania wielu cyfrowych sygnałów inicjalizacyjnych w pamięciach, pierwszej i drugiej. Korzystnym jest, że środki korygujące zawierają środki do uaktualniania skumulowanej wartości w pamięci pierwszej lub drugiej, przez zamianę sygnału cyfrowego wyprowadzanego ze środków konwersji na sumę (N - 1)/N wartości skumulowanej, przechowywanej w pierwszej lub drugiej pamięci, i sygnału cyfrowego wyprowadzanego ze środka konwersji, kiedy środki dyskryminowania rozróżniają poziom sygnału cyfrowego jako poziom pierwszy lub poziom drugi. Korzystnym jest, że poziomami, pierwszym i drugim, są poziomy minimalny i maksymalny.

10 Korzystnym jest, że urządzenie dodatkowo zawiera środki do korygowania danych wielu progów na podstawie normalizowanego sygnału cyfrowego wyprowadzanego ze środka normalizującego. Korzystnym jest, że urządzenie dodatkowo zawiera środki do korygowania danych wielu progów na podstawie normalizowanego sygnału cyfrowego wyprowadzanego ze środka normalizującego, kiedy środek dyskryminowania dyskryminuje poziom sygnału cyfrowego jako poziom pierwszy lub poziom drugi. Opracowane według wynalazku urządzenie i sposób do demodulowania sygnału wielopoziomowego, zapewniają poprawną demodulację sygnału wielopoziomowego, nie podlegając oddziaływaniu zmian parametrów elementów układu. Urządzenie i sposób według wynalazku są odporne na zmiany amplitudy i umożliwiają poprawne demodulowanie sygnału wielopoziomowego bez przesunięcia poziomu, nawet jeżeli występuje stałe nieskompensowane zniekształcenie amplitudy. W urządzeniu demodulacyjnym wejściowy sygnał analogowy o amplitudzie modulowanej wielopoziomowo jest przetwarzany na sygnał cyfrowy odpowiednio do poziomu sygnału analogowego. Zatem istnieje możliwość poprawnego demodulowania sygnału wielopoziomowego, bez oddziaływania ze strony zmian parametrów elementów obwodów. Poza tym możliwe jest poprawne demodulowanie bez przesunięcia nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego. Z wielu sygnałów cyfrowych o poziomie przewyższającym maksymalny próg lub poziomie dolnym poniżej progu minimalnego otrzymuje się wiele progów poprzednich. Zatem możliwe jest poprawne demodulowanie, bez oddziaływania skutków zmian parametrów elementów obwodu. Ponadto możliwe jest poprawne demodulowanie, bez przesunięcia poziomu nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego. W korzystnym rozwiązaniu, z wielu poprzednich sygnałów cyfrowych o poziomie przewyższającym maksymalny próg, lub o poziomie dolnym poniżej progu minimalnego, otrzymuje się kilka progów. Zatem możliwe jest poprawne demodulowanie, bez oddziaływania skutków zmian parametrów elementów obwodu. Ponadto, możliwe jest poprawne demodulowanie, bez przesunięcia poziomu, nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego. Przedmiot wynalazku jest uwidoczniony w przykładach wykonania na rysunku, na którym fig. 1A - 1E przedstawiają standardowe kształty odebranego sygnału i kształt sygnału odebranego oraz kształt przebiegu wykazujący lokalny offset, albo zniekształcenie amplitudy, fig. 2 przedstawia w postaci schematu blokowego przykład odbiornika radiowego z wchodzącym w jego skład urządzeniem do demodulacji sygnału wielopoziomowego według wynalazku, fig. 3 przedstawia w postaci schematu blokowego strukturę części demodulatorowej urządzenia demodulacyjnego sygnału wielopoziomowego w pierwszym przykładzie wykonania wynalazku, fig. 4 przedstawia zależność między danymi odtworzonymi, a poziomami, pierwszym, drugim i trzecim urządzenia demodulacyjnego sygnału wielopoziomowego według drugiego przykładu wykonania, fig. 5 przedstawia w postaci schematu blokowego strukturę części demodulatorowej urządzenia demodulacyjnego sygnału wielopoziomowego według drugiego przykładu wykonania, fig. 6 przedstawia w postaci schematu blokowego strukturę części demodulatorowej urządzenia demodulacyjnego sygnału wielopoziomowego według trzeciego przykładu wykonania, a fig. 7 przedstawia w postaci schematu blokowego strukturę części demodulatorowej urządzenia demodulacyjnego sygnału wielopoziomowego według czwartego przykładu wykonania wynalazku. W odniesieniu do załączonego rysunku, opisano korzystny przykład wykonania urządzenia demodulacyjnego sygnału wielopoziomowego według wynalazku. Na fig. 2 przedstawiono schemat blokowy ukazujący odmianę wykonania odbiornika radiowego, z wchodzącym w jego skład urządzeniem do demodulacji sygnału wielopoziomowego według wynalazku. Odbiornik radiowy 1 pełni funkcję odbierania komunikatu, kiedy jest używany w radiowym systemie przywoławczym. Odbiornik radiowy 1 jest zaopatrzony w antenę 10, część odbiornikową 11, przetwornik A/C 12, część demodulatorową 13, jednostkę

11 centralną CPU 14, część wyświetlającą 15, część sygnalizacyjną 16, część wejściową 17 z klawiaturą, pamięć komunikatów 18, baterię 19, część oszczędzającą 20 baterię. Antena 10 odbiera sygnał radiowy nadawany ze stacji bazowej lub służby przywoławczej (nie przedstawiony) i wprowadza odebrany sygnał do części odbiornikowej 11. Sygnał radiowy ze stacji bazowej jest sygnałem radiowym, który jest modulowany danymi cyfrowymi, na przykład czteropoziomowym sygnałem FSK. Część odbiornikowa 11 zawiera dyskryminator częstotliwości, tak że odebrany czteropoziomowy sygnał FSK można odtwarzać jako czteropoziomowy sygnał analogowy danych, to znaczy sygnał PAM (z modulacją amplitudy impulsów), który jest podawany do przetwornika A/C 12. Przetwornik A/C 12 digitalizuje czteropoziomowy analogowy sygnał danych wyprowadzany z części odbiornikowej 11 i podaje zdigitalizowany sygnał do części demodulatorowej 13. W pierwszym przykładzie wykonania, czteropoziomowy sygnał danych przetwarzany jest na 8-bitowy cyfrowy sygnał danych, przeznaczony do odprowadzenia na zewnątrz. Część demodulatorowa 13 dokonuje komparacji 8-bitowego cyfrowego sygnału danych z przetwornika A/C 12 z trzema poziomami progowymi (opisanymi poniżej poziomami, pierwszym, drugim i trzecim). Dzięki temu zdemodulowane dane otrzymuje się w postaci di-bitowej (w postaci bloku 2-bitowego) i wyprowadza się je do jednostki centralnej CPU 14. Poza tym, część demodulatorowa 13 jest sterowana również przez jednostkę centralną CPU 14. Jednostka centralna CPU 14 stanowi blok, na przykład mikrokomputerowy lub podobny, do sterowania działaniem obwodów peryferyjnych według pewnego programu, który jest zmagazynowany w wewnętrznej pamięci ROM. Jednostka centralna CPU 14 zawiera pamięć ROM generatora znaków, do wyprowadzania kodu znaku (pewnego wzoru znaku do wyświetlenia) odpowiadającego literze, cyfrze, symbolowi itp., oraz pamięć RAM wykorzystywaną w charakterze dodatkowego obszaru roboczego, poza wspomnianą pamięcią ROM. Część wyświetlająca 15 zawiera, na przykład, ciekłokrystaliczną płytę wyświetlacza, bufor wyświetlacza, sterownik, w celu wyświetlania informacji takiej, jak komunikaty itp. na płycie wyświetlacza ciekłokrystalicznego. Część sygnalizacyjna 16 powiadamia użytkownika o sygnale wejściowym. Część sygnalizacyjna 16 zawiera na przykład diodę elektroluminescencyjną LED (Light Emitting Diode), która świeci lub migocze sygnalizując nadchodzący sygnał, głośnik sygnalizujący akustycznie, wibrator drgający przy sygnalizowaniu, itp. Część wejściowa 17 z klawiaturą zawiera środek wejściowy, na przykład wyłącznik zasilania, przełącznik uruchamiający. Pamięć komunikatów 18 jest to pamięć do przechowywania odbieranych danych komunikatów, przy czym odczytem i zapisem danych komunikatów steruje jednostka centralna CPU 14. Część oszczędzająca 20 baterię steruje zasilaniem z baterii 10 do części odbiornikowej 11 odpowiednio do sygnału podawanego z jednostki centralnej CPU 14 dla oszczędzania baterii 19 czyli zmniejszenia poboru zasilania z baterii 19. Na przykład w przypadku odbiornika radiowego w radiowym systemie przywoławczym, dostosowanego do odbioru sygnałów wyłącznie nadawanych ze stacji bazowej i zaopatrzonych w jego adres, część oszczędzająca 20 baterię jest uruchamiana dla podania zasilania do części odbiornikowej 11 tylko podczas występowania sygnału z jego adresem nadawanego przez stację bazową. Figura 3 przedstawia schemat blokowy ukazujący szczegółowo budowę części demodulatorowej 13 przedstawionej na fig. 2. Część demodulatorowa 13 przedstawiona na fig. 3 stanowi odmianę wykonania układu do demodulacji sygnału wielopoziomowego według wynalazku. Część demodulatorowa 13 zawiera rejestry przesuwne 102 i 103, bloki uśredniające 105 i 106, obwód różnicowy 107, blok dzielący 108, subtraktor 109, sumator 110, komparatory 111, 112 i 113, dyskryminator 114 oraz selektory 115 i 116. Rejestr przesuwny 102 jest rejestrem do przechowywania M (na przykład, M=8) poprzednich odtwarzanych danych, to znaczy danych, które wyznaczone są jako wartość maksymalna spośród danych odtworzonych wyprowadzanych z przetwornika A/C 12 przez dyskryminator 114 (opisany dalej). W tym pierwszym wykonaniu osiem rejestrów zatrzaskowych 8-bitowych połączonych jest szeregowo. Rejestr przesuwny 102 jest dołączony do przetwornika A/C 12 i CPU 14 przez selektor 115. Selektor 115 wyprowadza dane odpowiedniego poziomu odpowiadające wartości maksymalnej z CPU 14, przy włączeniu zasilania odbiornika

12 radiowego 1, lub przy wymianie baterii 19. Selektor 115 jest skonstruowany tak, że w każdym stopniu rejestru przesuwnego 102, to znaczy w ośmiu układach zatrzaskowych, ustawiane są dane maksymalne. Odpowiednio do tego, rejestr przesuwający 102 jest zwykle połączony z przetwornikiem A/C 12 poprzez selektor 115. Poza tym, rejestr przesuwny 102 jest uruchamiany na przesuwanie impuls przez sygnały impulsowe PS1 wyprowadzane z dyskryminatora 114, jeżeli dana odtworzona z przetwornika A/C 12 jest określana jako wartość maksymalna. Odpowiednio do tego, dana odtworzona z przetwornika A/C 12 jest wprowadzana (bądź pobierana jako najnowsze maksimum odtworzonej danej MAXRD, i następuje skasowanie (wysunięcie na zewnątrz) najstarszego maksimum odtworzonego, MAXRD. Rejestr przesuwny 103 jest rejestrem do przechowywania M (na przykład, M=8) poprzednich odtwarzanych danych, to znaczy danych, które wyznaczone są jako wartość minimalna spośród danych odtworzonych wyprowadzanych z przetwornika A/C 12 przez dyskryminator 114. W tym pierwszym wykonaniu osiem rejestrów zatrzaskowych 8-bitowych połączonych jest szeregowo. Rejestr przesuwny 103 jest dołączony do przetwornika A/C 12 i CPU 14 przez selektor 116. Selektor 116 wyprowadza dane odpowiedniego poziomu, odpowiadające wartości minimalnej z CPU 14, przy włączeniu zasilania odbiornika radiowego 1, lub przy wymianie baterii 19. Selektor 115 jest skonstruowany tak, że w każdym stopniu rejestru przesuwnego 103, to znaczy w ośmiu układach zatrzaskowych ustawiane są dane minimalne. Odpowiednio do tego, rejestr przesuwający 103 jest zwykle połączony z przetwornikiem A/C 12 poprzez selektor 116. Poza tym, rejestr przesuwny 103 jest przełączany na przesuwanie przez sygnały impulsowe PS2 wyprowadzane z dyskryminatora 114, jeżeli dana odtworzona z przetwornika A/C 12 jest określana jako wartość minimalna. Odpowiednio do tego, dana odtworzona z przetwornika A/C 12 jest wprowadzana (bądź pobierana) jako najnowsze minimum odtworzonej danej MINRD, i następuje skasowanie (wysunięcie na zewnątrz) najstarszego maksimum odtworzonego, MINRD. Blok uśredniający 104 stanowi obwód do uśredniania ośmiu poprzednich maksimów odtwarzanych danych MAXRD przechowanych w rejestrze przesuwnym 102, dla otrzymania danej średniej MD. Otrzymana dana podawana jest do substraktora 109, obwodu różnicującego 107 i układu uśredniającego 106. Obwód uśredniający 105 jest obwodem do uśredniania 8 poprzednich minimalnych odtwarzanych danych MINRD przechowywanych w rejestrze przesuwnym 103 dla otrzymania danej średniej LD. Otrzymana dana podawana jest do obwodu różnicującego 107 i układu uśredniającego 106 i sumatora 110. Układ różnicowy 107 jest obwodem do otrzymywania różnicy między średnią daną LD a średnią daną 105 i danej różnicowej MLD. Otrzymane dane podaje się do układu dzielącego 108. Układ dzielący 108 jest obwodem, w którym różnicowa dana MLD z układu różnicowego 107 jest dzielona przez stałą 6, która jest ustawiana uprzednio dla otrzymania podzielonej danej ND. Otrzymaną daną podaje się do subtraktora 109 i sumatora 110. Subtraktor 109 jest obwodem do odejmowania podzielonej danej ND z układu dzielącego 108 do danej średniej MD z układu uśredniającego 104 dla otrzymania pierwszej danej progowej SD1. Otrzymaną daną podaje się do komparatora 111. Blok uśredniający 106 jest obwodem do uśredniania średniej danej LD z układu uśredniającego 105 dla otrzymania drugiej wartości progowej SD2. Otrzymaną daną podaje się do komparatora 112. Sumator 110 jest układem do sumowania podzielonej danej ND z układu dzielącego 108 daną średnią otrzymaną z bloku uśredniającego 105 dla otrzymania trzeciej wartości progowej SD3. Otrzymaną daną podaje się do komparatora 113. Komparator 111 jest obwodem do porównywania aktualnie odtwarzanej danej RD z przetwornika A/C 12 z pierwszą daną progową SD1 z subtraktora 109 w celu wyprowadzenia danej komparacyjnej C1. Przy tym dana komparacyjna C1 wskazuje, czy aktualna odtwarzana dana RD jest wyższa od pierwszego poziomu progowego SD1, czy nie. Dana komparacyjna C1 zostaje podana do dyskryminatora 114. Komparator 112 jest obwodem do porównywania aktualnie odtwarzanej danej RD z przetwornika A/C 12 z drugą daną progową SD2 z układu uśredniającego 106 w celu wyprowadzenia danej komparacyjnej C2. Przy tym dana komparacyjna C2 wskazuje, czy aktualna odtwarzana dana RD jest wyższa od drugiego poziomu progowego SD2, czy nie. Dana komparacyjna C2 zostaje podana do dyskryminatora 114.

13 Komparator 113 jest obwodem do porównywania aktualnie odtwarzanej danej RD z przetwornika A/C 12 z trzecią daną progową SD3 z sumatora 111 w celu wyprowadzenia danej C3 komparacyjnej. Przy tym dana komparacyjna wskazuje, czy aktualna odtwarzana dana RD jest wyższa od trzeciego poziomu progowego SD3, czy nie. Dana komparacyjna C3 zostaje podana do dyskryminatora 114. Dyskryminator 114 jest układem do sprawdzania, któremu poziomowi odpowiada obecnie reprezentowana dana RD, w każdym z porównań C1, C2 i C3 komparatorów 111, 112 i 113. Obecnie zostanie objaśnione działanie układu. Sygnał radiowy odebrany przez antenę 10 podlega konwersji na czteropoziomowy sygnał danych w części odbiornikowej 11. Sygnał danych następnie jest przetwarzany na 8-bitowy cyfrowy sygnał danych w przetworniku A/C 12, dla podania go do części demodulatorowej 13 przedstawionej na fig. 3. W części demodulatorowej 13 oblicza się trzy poziomy progowe SD1-SD3 odpowiednio do ośmiu odtworzonych danych MAXRD, które są uprzednio zapamiętane w rejestrze przesuwnym 102, i ośmiu uprzednio zapamiętanych danych w rejestrze przesuwnym 103. Dana pierwszego progu SD1 podawana jest na komparator 111 z subtraktora 109. Druga dana progowa SD2 podawana jest do komparatora 112 z bloku uśredniającego 106. Trzecia dana progowa SD3 podawana jest do komparatora 113 z sumatora 110. Odpowiednio do tego, każdy cyfrowy sygnał danych (danych odtworzonych) wprowadzany z przetwornika A/C 12 jest porównywany z poziomami progowymi SD1, SD2 i SD3 przez odpowiednie komparatory, odpowiednio 111, 112 i 113, każdy komparator 111, 112 i 113 wyprowadza każdą z danych komparacyjnych, odpowiednio C1, C2 i C3, na dyskryminator 114. W dyskryminatorze 114, kiedy wszystkie dane komparacyjne C1, C2 i C3 są 1, to znaczy kiedy obecna dana odtworzona RD jest daną maksymalną wyższą od danej pierwszego progu SD1, do CPU 14 jako dana demodulacyjna jest podawana dana di-bitowa 11 i wyprowadzany jest sygnał impulsowy PS1. Sygnał impulsowy PS1 podawany jest do rejestru przesuwającego 102 jako impuls przesunięcia opisany poniżej. Każdy komparator 111, 112 i 113 wyprowadza każdą z danych komparacyjnych, odpowiednio C1, C2 i C3, do dyskryminatora 114. W dyskryminatorze 114, kiedy dana komparacyjna C1 jest 0, a dane komparacyjne C2 i C3 są 1, to znaczy kiedy obecna dana odtworzona RD jest daną niższą od danej pierwszego progu SD1 a wyższą od danej drugiego progu SD2, do CPU 14 jako dana demodulacyjna jest podawana dana di-bitowa 10. Poza tym, kiedy dane komparacyjne C1 i C2 są 0, a dana komparacyjna C3 jest 1, to znaczy kiedy obecna dana odtworzona RD jest daną niższą od danej drugiego progu SD2 a wyższą od danej trzeciego progu SD3, do CPU 14 jako dana demodulacyjna jest podawana dana di-bitowa 01. Poza tym, kiedy wszystkie dane komparacyjne C1, C2 i C3 są 0, to znaczy kiedy obecna dana odtworzona RD jest daną minimalną niższą od danej trzeciego progu SD3, do CPU 14 jako dana demodulacyjna jest podawana dana di-bitowa 00 i wyprowadzany jest sygnał impulsowy PS2. Sygnał impulsowy PS2 podawany jest do rejestru przesuwającego 103 jako impuls przesunięcia. Poniżej objaśniono działanie w przypadku, kiedy z dyskryminatora 114 są wyprowadzane sygnały impulsowe PS1 i PS2. Jak to opisano powyżej, kiedy obecna dana odtworzona RD z przetwornika A/C 12 jest wyższa od danej pierwszego progu SD1, dykryminator 114 wyprowadza sygnał impulsowy PS1, który pełni funkcję impulsu przesuwającego rejestru przesuwnego 102. Kiedy obecna dana odtwarzana RD z przetwornika A/C 12 jest niższa od danej SD3 trzeciego progu, dyskryminator 114 wyprowadza sygnał impulsowy PS2, który pełni funkcję impulsu przesuwającego rejestru przesuwnego 103. Kiedy rejestr przesuwny 102 otrzymuje sygnał impulsowy PS1, zmagazynowane dane przechowywane w każdym zatrzasku są przesuwane o jedną pozycję. Tak więc, dana odtworzona RD, wyprowadzana z przetwornika A/C 12 i określona jako dana wyższa od danej SD1 pierwszego progu przez dyskryminator 114 jest pobierana do pierwszej komórki rejestru przesuwnego 102 jako najnowsza dana maksymalna MAXRD. Równocześnie najstarsza dana maksymalna przechowywana w ósmej komórce rejestru przesuwnego 102 jest wysuwana na zewnątrz dla skasowania. Znaczy to, że następuje uaktualnienie ośmiu maksymalnych danych

14 odtworzonych MAXRD, które są wyprowadzane z rejestru przesuwającego 102 do bloku uśredniającego 104. Zatem zmieniają się dane średnie MD wyprowadzane z bloku uśredniającego 104 do subtraktora 109 układu różnicowego 107, i bloku uśredniającego 106. Odpowiednio korygowane są: dana SD1 pierwszego progu wyprowadzana z subtraktora 109, dana drugiego progu wyprowadzana z bloku uśredniającego 106, i dana SD3 trzeciego progu wyprowadzana z sumatora 110. Te trzy skorygowane dane progowe SD1, SD2 i SD3 są określane jako poziomy progowe przy wyznaczaniu poziomu następnej danej odtworzonej. Podobnie, kiedy rejestr przesuwny 103 otrzymuje sygnał impulsowy PS2, zmagazynowane dane przechowywane w każdej komórce są przesuwane o jedną pozycję. Tak więc, dana odtworzona RD, wyprowadzana z przetwornika A/C 12 i określona jako dana niższa od danej SD3 trzeciego progu przez dyskryminator 114, jest pobierana do pierwszej komórki rejestru przesuwnego 103 jako najnowsza dana minimalna. Równocześnie najstarsza dana minimalna przechowywana w ósmej komórce rejestru przesuwnego 103 jest wysuwana na zewnątrz dla skasowania. Znaczy to, że następuje uaktualnienie ośmiu minimalnych danych odtworzonych MINRD, które są wyprowadzane z rejestru przesuwającego 103 do bloku uśredniającego 105. Zatem zmieniają się dane średnie LD wyprowadzane z bloku uśredniającego 105 do układu różnicowego 107 bloku uśredniającego 106 i sumatora 110. Odpowiednio korygowane są: dana SD1 pierwszego progu wyprowadzana z subtraktora 109, dana SD2 drugiego progu wyprowadzana z bloku uśredniającego 106, i dana SD3 trzeciego progu wyprowadzana z sumatora 110. Te trzy skorygowane dane progowe SD1, SD2 i SD3 służą za poziomy progowe przy wyznaczaniu poziomu następnej danej odtworzonej. Tak więc, zgodnie z pierwszym przykładem wykonania, po digitalizacji sygnału następuje demodulowanie analogowego sygnału zmodulowanego wielopoziomowo, na przykład 4PAM. Poza tym, w następnych dwóch przypadkach wartości progowe, pierwsza, druga i trzecia korygowane są odpowiednio do odtworzonych danych RD, a konkretnie, ośmiu poprzednich danych maksymalnych i minimalnych włącznie z odtworzonymi danymi RD. Jeden z przypadków polega na tym, że poziom odtworzonej danej RD jest wyższy od pierwszego poziomu progowego (maksymalnego poziomu progowego). Inny przypadek polega na tym, że poziom odtworzonej danej RD jest niższy od trzeciego poziomu progowego (minimalnego poziomu progowego). Odpowiednio do tego istnieje możliwość poprawnego demodulowania sygnału wielopoziomowego bez przesunięcia poziomu, nawet przy występowaniu stałego czyli nieskompensowanego zniekształcenia amplitudy. Zgodnie z opisanym przykładem wykonania, do demodulowania danych koniecznych jest siedem obwodów wykonujących operacje arytmetyczne. Zatem struktura układów jest mniej lub bardziej złożona. Zgodnie z drugim przykładem wykonania, do demodulacji danych wykorzystuje się jeden sumator pełny i zespół rejestrów. Na fig. 4 przedstawiono schemat blokowy ukazujący szczegółową strukturę części demodulatorowej według drugiego przykładu wykonania wynalazku. Na fig. 4 demodulator zawiera sterownik 201, rejestry 202, 203, 204, 206, 207 i 208, rejestr przesuwny 205, selektor danych 209, inwerter kodu 210, sumator pełny 211, rejestr pierścieniowy 212, dyskryminator 213, i selektory 214, 215, i 216. Demodulator jest dostosowywalny do odbiornika 1 przedstawionego na fig. 2. W tym przypadku, to znaczy w przypadku dostosowania demodulatora odbiornika 1 przedstawionego na fig. 2, podobnie do części demodulatorowej 13, demodulator przedstawiony na fig. 4 włączony jest między przetwornikiem A/C 12 a CPU 14. W celu ułatwienia zrozumienia operacji demodulacji, najpierw nastąpi wyjaśnienie zasady drugiego przykładu wykonania. Jak wyjaśniono w omówieniu podstawy wynalazku, kiedy występuje lokalny offset, wszystkie poziomy analogowego sygnału czteropoziomowego, odtwarzane przez dyskryminator częstotliwości, są przesunięte w stronę poziomu wyższego lub poziomu niższego. Kiedy występuje zmienność parametrów elementów układu tworzącego dyskryminator częstotliwości, następuje całkowite lub częściowe zniekształcenie amplitudy odtworzonego sygnału czteropoziomowego. Zgodnie z pierwszym przykładem wykonania, dla rozwiązania tych problemów generuje się trzy poziomy progowe odpowiednio do danych maksymalnych i minimalnych w odtworzonych danych wyjściowych z wyjścia przetwornika A/C 12. Zgodnie z tymi

15 trzema poziomami progowymi określa się poziom odtworzonej danej wyjściowej przetwornika A/C 12. W odróżnieniu od pierwszego przykładu wykonania, według drugiego przykładu wykonania, odbywa się normalizacja odtworzonych danych z wyjścia przetwornika A/C 12. Znaczy to, że odtworzone dane wyjściowe z wyjścia przetwornika A/C 12 są przeskalowywane tak, że średnia wartości maksymalnych i średnia wartości minimalnych wynoszą odpowiednio E0 i 20 w notacji heksadecymalnej. Na fig. 5 przedstawiono zależność między zniekształceniem poziomu odtwarzanych danych wyprowadzanych z przetwornika A/C 12, ich wartościami znormalizowanymi i poziomami progowymi. 8-bitowe dane odtworzone RD są notowane w skali 256 stopni od 00Hdo FFH (gdzie H oznacza notację heksadecymalną). Figura 5 przedstawia przykład dla sygnału 4PAM, tak że rozkład poziomów obejmuje cztery poziomy. Zatem trzy spośród poziomów progowych do dyskryminacji poziomu odtwarzanych danych są takie same, jak stosowane w pierwszej odmianie wykonania. Jeżeli średnia danych maksymalnych jest reprezentowana przez m, a średnia danych minimalnych jest reprezentowana przez 1, to te trzy dane progowe (dane progowe pierwsza, druga i trzecia) SL1, SL2 i SL3 są reprezentowane w sposób następujący: DP = (m -1)/6 (1) SL1 = m - DP = (5m + 1)/6 (2) SL2 = (m + 1)/2 (3) SL3 = 1 + DP = (m + 51)/6 (4) Ponieważ dane odtwarzania (RD) są normalizowane tak, że średnia wartości maksymalnych i średnia wartości minimalnych wynoszą odpowiednio E0 i 20 w notacji heksadecymalnej, to znormalizowane dane progowe, od pierwszej do trzeciej, SL1, SL2 i SL3 są reprezentowane jako C0, 80 i 40 w notacji heksadecymalnej. Po normalizacji, rzeczywista wartość najniższa VS (= 00H), która jest niższa od średniej 1 odtworzonych danych z przetwornika A/C 12 o poziom DP, jest reprezentowana następująco: VS = 1 -DP = (71 -m)/6 (5) Normalizowane dane odtwarzane RD, to znaczy przeskalowane dane SCL są reprezentowane w sposób następujący: SCL = (RDL - VS)/8 DP = (RDL - (71 - m)/6)/8((m -1)/6 = (6RDL m)/8 (m - 1) (6) Zgodnie z drugim przykładem wykonania, odtworzone dane RD z przetwornika A/C 12 są przetwarzane zgodnie z równaniem (6). Poniżej omówiono szczegółowo część demodulatorową, przedstawioną na fig. 4, do realizacji powyższej operacji. Część demodulatorowa 200 zawiera sterownik 201, rejestry 202, 203, 204, 206, 207 i 208, rejestr przesuwny 205, selektor danych, inwerter kodu 210, sumator pełny 211, rejestr pierścieniowy 212, dyskryminator 213, i selektory 214 i 215. Dla uproszczenia operacji arytmetycznych, podczas trwania operacji nie są obliczane średnie wartości maksymalnych i wartości minimalnych, lecz wykorzystuje się ich wartości ogólne. Zgodnie z powyższą strukturą, sterownik 201 steruje całą częścią demodulatorową. Znaczy to, że sterownik 201 steruje każdym układem odpowiednio do sygnału sterującego CS z CPU 14, sygnału MDTCT detekcji wartości maksymalnej i sygnału LDTCT detekcji wartości minimalnej dyskryminatora 213. Rejestry 202 i 203 są rejestrami przesuwnymi, z których każdy przechowuje m maksymalnych odtwarzanych danych MAXRD (podobnie, jak w pierwszej odmianie wykonania, m = 8) i m minimalnych odtwarzanych danych MAXRD. Każde wejście rejestrów przesuwnych 202 i 203 jest dołączone do subtraktorów danych 214 i 215. Podobnie, jak w pierwszym przykładzie wykonania, przy włączaniu zasilania odbiornika radiowego 1 lub wymianie baterii 19, w rejestrach przesuwnych 102 i 103 ustawiony zostaje przez CPU 14 odpowiedni poziom odpowiadający wartości maksymalnej i wartości minimalnej. Selektory danych 214 i 215 są dołączone do zacisku wyjściowego przetwornika A/C 12. Rejestry 202 i 203 wyjściami połączone są z selektorem danych 209. Rejestr 204 jest rejestrem przesuwnym do przechowywania danej SD1 pierwszego progu, danej SD2 drugiego progu i danej SD3 trzeciego progu. Te dane progowe od pierwszej do trzeciej SD1, SD2 i SD3 są określane wstępnie przez CPU 14 i wyprowadzane na selektor 209 danych, podczas

16 dyskryminowania danych odtwarzanych z przetwornika A/C 12. Te dane progowe od pierwszej do trzeciej, SL1, SL2 i SL3 wynoszą zwykle C0, 80 i 40 w notacji heksadecymalnej lecz mogą być również wyznaczane dla każdego odbiornika na podstawie danych zmierzonych. Rejestr przesuwny 205 przechowuje dane normalizowane, to znaczy dane wejściowe (dane odtworzone) z przetwornika A/C 12, który pracuje w sposób opisany poniżej. Zaciek wejściowy rejestru przesuwnego 205 dołączony jest do zacisku CY wyprowadzania przeniesienia sumatora pełnego 211. Zacisk wejściowy rejestru przesuwnego 205 jest wejściem odwracającym. Rejestry 206, 207 i 208 są rejestrami do operacji arytmetycznej, z których każdy dołączony jest do wyjścia rejestru pierścieniowego 212. Wyjścia (12-bitowe, bitowe i bitowe) rejestrów 206, 207 i 208 dołączone są do sumatora pełnego 211. Wejście selektora danych 209 dołączone jest do wyjścia przetwornika A/C 12, i każdego wyjścia rejestrów 202, 203, 204, 206, 207 i 208, oraz rejestru przesuwnego bitowe wyjście danych dostarczanych do inwertera kodu 210 wybierane jest przez selektor danych 209 pod kontrolą sterownika 201. Kod danych wyjściowych z selektora danych 209 jest odwracany lub pozostaje bez zmiany i następnie zostaje podany do sumatora pełnego 211. Sumator pełny 211 jest to układem odbierającym 12-bitowe dane wyjściowe z rejestru 206 i 12-bitowe dane wyjściowe z inwertera kodu 210, i dokonującym ich sumowania. Sumator 211 może wykonywać operację odejmowania, jeżeli dane wejściowe zostaną odwrócone w inwerterze kodu 210. Wyjście sumatora pełnego 211 dołączone jest do rejestru pierścieniowego 212 i rejestru przesuwnego 205. Dane wynikowe operacji (wyjście przeniesienia) CY (1-bitowe) zostają podane do rejestru pierścieniowego 212, rejestru przesuwnego 205 i dyskryminatora 213. Wyjście przeniesienia wskazuje, czy operacja została zakończona, czy nie. Dane wynikowe operacji (dwunastobitowe) przekazywane są do rejestru pierścieniowego 212. Rejestr pierścieniowy 212 jest układem do dzielenia stanu wyjściowego sumatora pełnego 211, to znaczy wyniku dodawania lub wypadkowego odejmowania przez 21i do mnożenia w prosty sposób stanu wyjściowego sumatora pełnego 211 przez 21. Rejestr pierścieniowy dołączony jest do wyjścia sumatora pełnego 211. Dana wyjściowa dodawania lub wypadkowego odejmowania wyprowadzana jest bez zmiany lub po przesuwie w dół, odpowiednio do trybu działania. To znaczy, że rejestr pierścieniowy 212 przez sterownik 201 ustawiany jest w tryb przesuwu lub w tryb zwykły. W przypadku pracy z przesuwem, dane wynikowe operacji są przesuwane w dół o i bitów (przy czym, ponieważ m wynosi 8 (= 23), to i = 3). W przypadku pracy w trybie zwykłym dane wyjściowe sumatora pełnego są wyprowadzane bez zmiany. Dyskryminator 213 jest układem do sprawdzania poziomu odtwarzanych danych odpowiednio do danej wynikowej CY operacji. Podobnie, jak w pierwszym wykonaniu, otrzymuje się dwubitowe dane demodulacyjne 00, 01, 10 i 11 odpowiadające poziomom 0, 1, 2 i 3. Maksymalny sygnał detekcyjny MDTCT i minimalny sygnał detekcyjny LDTCT podawane są do sterownika 201 odpowiednio do wartości detekcyjnych maksymalnej i minimalnej. Poniżej objaśnione zostanie działanie drugiego przykładu wykonania. W części demodulatorowej przedstawionej na fig. 4 osiem maksymalnych danych odtworzonych MAXRD i minimalnych danych odtworzonych MINRD z przetwornika A/C 12 jest przechowywanych w każdym z rejestrów, odpowiednio 202 i 203. Dane progowe, pierwsza, druga i trzecia, SD1, SD2 i SD3 przechowywane są w rejestrze 204. Sterownik 201 najpierw ustawia tryb pracy rejestru pierścieniowego 212 na zwykły. Zaimplementowana jest dodatkowa operacja mająca na celu dodanie ośmiu maksymalnych odtworzonych danych MINRD przechowywanych w rejestrze 203. Poza tym zaimplementowana jest również operacja dodawania, w celu dodania ośmiu odtworzonych danych MINRD przechowywanych w rejestrze 202. Mówiąc dokładniej, w przypadku dodawania wartości minimalnej, pierwsza minimalna wartość odtworzona MINRD z rejestru 202 jest podawana do sumatora pełnego 211 przez selektor danych 209 i inwerter kodu 210 (który nie odwraca kodu). Poza tym, pierwsza minimalna odtworzona dana MINRD podawana do sumatora

17 pełnego 211 zostaje podana do rejestru pierścieniowego 212. Przy tym minimalna wartość odtworzona MI NRD przechowywana w rejestrze 206 zostaje wyprowadzona do sumatora pełnego 211, następna minimalna wartość odtworzona MINRD jest podawana z rejestru 203 do sumatora pełnego 211 przez selektor danych 209 i inwerter kodu 210 (który nie odwraca kodu). W sumatorze pełnym 211, pierwsza minimalna wartość (minimalna wartość odtworzona MINRD) dodawana jest do następnej wartość minimalnej (minimalnej wartości odtworzonej MINRD). Wynik (dana wynikowa dodawania) jest podawany do rejestru pierścieniowego 212. Tak więc odbywa się odczytanie minimalnej odtworzonej danej MINRD z rejestru 203 w celu z kolei dodania jej do danej wyniku dodawania, tak że otrzymuje się łączną wartość ośmiu poprzednich wartości minimalnych. Łączna wartość wartości minimalnych wyprowadzana jest z rejestru pierścieniowego 212 do rejestru 208. To znaczy, że rejestr 208 przechowuje łączną wartość wartości minimalnej. Osiem poprzednich odtworzonych danych maksymalnych MAXRD przechowywanych w rejestrze 202 otrzymuje się w sposób podobny w operacji dodawania za pomocą sumatora pełnego 211. Otrzymana łączna wartość wartości maksymalnych wyprowadzana jest z rejestru pierścieniowego 212 do rejestru 207. To znaczy, że rejestr 207 przechowuje łączną wartość wartości maksymalnych. Zarówno operacja otrzymywania łącznej wartości maksymalnych, jak i otrzymywania łącznej wartości minimalnych mogą być zaimplementowane z góry. Łączna wartość wartości maksymalnych przechowywanych w rejestrze 206 jest podawana ponownie do sumatora pełnego 211. Równocześnie łączna wartość wartości maksymalnych przechowywanych w rejestrze 208 jest podawana do inwertera kodu 210 przez selektor danych 209. Inwerter kodu 210 odwraca kod i przekazuje odwrócone dane do sumatora pełnego 211. W sumatorze pełnym 211 następuje odwrócenie kodu łącznej wartości minimalnych wartości, tak że następuje odjęcie łącznej wartości minimalnych od łącznej wartości maksymalnych. Łączny wynik odejmowania zostaje przekazany do rejestru 207. To znaczy, że rejestr 207 przechowuje łączny wynik odejmowania. Sterownik 201 przełącza tryb rejestru pierścieniowego 212 z trybu zwykłego na tryb przesuwania. Ponieważ i = 3 (m = 8), to tryb przesuwania obejmuje przesuwanie w dół o 3 bity. Zatem, po przełączeniu z trybu zwykłego na tryb przesuwania, łączna wartość wartości maksymalnych, która jest już przechowywania w rejestrze 206, zostaje dodana do łącznej wartości minimalnych przechowywanych w rejestrze 208 w sumatorze pełnym 211. Dane w wynikowe dodawania są podawane do rejestru pierścieniowego 212, gdzie są przesuwane w dół o 3 bity, i wyprowadzane do rejestru 206. Wynikowe dane dodawania przechowywane w rejestrze 206, które są przesunięte w dół o 3 bity, stanowią wartość średnią (wynik dodawania) wszystkich poprzednich ośmiu wartości maksymalnych i minimalnych. Sterownik 201 przełącza tryby pracy rejestru pierścieniowego 212 z trybu przesuwania na tryb zwykły. Dane średnie przechowywane w rejestrze 206 zostają odczytane dla podania do sumatora pełnego 211. Równocześnie łączna wartość wartości minimalnych przechowywanych w rejestrze 208 jest odczytywana, w celu podania do sumatora pełnego 211 i przez selektor danych 209 do inwertera kodu 210 (który odwraca kod). W sumatorze pełnym 211 następuje odjęcie łącznej wartości minimalnych od danych średnich wynikowe dane odejmowania zostają wyprowadzone z rejestru pierścieniowego 212 do rejestru 206. To znaczy, że rejestr 206 przechowuje łączny wynik odejmowania. Przy kończeniu powyższej operacji zapamiętane stany rejestrów 206, 207 i 208 są następujące: Rejestr 206: DR = (8M - 7 8L)/8 (7) Rejestr 207: DT = (8M - 8L) (8) Rejestr 208: MINT = 8L (9) gdzie DR oznacza wynikowe dane odejmowania, DT łączną wartość odejmowania, a MINT oznacza łączną wartość wartości minimalnych.

18 Następnie, dane wyjście z przetwornika A/C 12 (odtworzone dane RD) są dodawane sześć razy do wynikowych danych odejmowania DR przechowywanych w rejestrze 206. Mówiąc konkretnie, wynikowe dane odejmowania DR przechowywane w rejestrze 206 są podawane do sumatora pełnego 211. Przy tym odtworzone dane RD z przetwornika A/C 12 są wyprowadzane z selektora danych 209 do inwertera kodu 210, który nie odwraca danych. Zatem odtworzone dane RD podawane są do sumatora pełnego 211 bez zmiany. Sumator pełny 211 implementuje pierwszą operację jako dodawanie wynikowych danych DR odejmowania i danych odtworzonych RD. Wynikowe dane dodawania wyprowadzane są z rejestru pierścieniowego 212 do rejestru 206. Ponieważ odtworzone dane RD dodawane są sześciokrotnie, to pierwsze dane dodawane są wyprowadzane z rejestru 206 do sumatora pełnego 211, tak że dane odtworzone RD dodane zostają do pierwszych danych dodawanych. Dane wynikowe dodawania zostają zapisane ponownie w rejestrze 206, a następnie, podobnie, odtworzone dane RD zostają powtarzalnie dodane sześć razy. Zatem, po zakończeniu sześciokrotnego dodawania =, ostatnie dane zapamiętywane w rejestrze 206 przedstawiają się następująco: Rejestr 206: AR = 6RD + (8M - 7 8L)/8 (10) gdzie AR stanowi wynikowe dane dodawania. Następnie, wynikowe dane dodawania (wynikowe dane dodawania AR przechowywane w rejestrze 206) są dzielone przez = łączną wartość odejmowania przechowywaną w rejestrze 207. Jest to operacja arytmetyczna przedstawiona w postaci równania (6). Mówiąc dokładniej, poniższe operacje (a) i (b) powtarza się określoną z góry liczbę razy p, przy czym p jest liczbą naturalną. (a) Najpierw wynikowe dane AR dodawania odczytuje się z rejestru 206 dla wyprowadzenia ich do sumatora pełnego 211 i selektora danych 209. Wyprowadzane wynikowe dane dodawania wyprowadzane do selektora danych 209 są podawane do sumatora pełnego 211 przez inwerter kodu 210 (który nie odwraca kodu). Sumator pełny 211 działa sumując te same dane, to znaczy dwie dane wynikowe AR dodawania, tak że zsumowane przez rejestr pierścieniowy 212 dane są odprowadzane do rejestru 206. Rejestr pierścieniowy 206 przechowuje zdublowane dane wynikowe AR dodawania (zwane poniżej wynikowymi danymi AR2 dodawania). (b) Następnie, wynikowe dane AR2 dodawania przechowywane w rejestrze 206 są podawane do sumatora pełnego 211. Przy tym następuje odczytanie łącznej wartości DT odejmowania przechowywanej w rejestrze 207, w celu wyprowadzenia do selektora danych 209 i inwertera kodu 210 (który odwraca kod). Wyjście inwertera kodu jest doprowadzone do sumatora pełnego 211. Sumator pełny 211 jest uruchamiany tak, że łączna wartość odejmowania DT jest odejmowana od wynikowych danych AR2 dodawania. Wynikowe dane odejmowania otrzymane w powyższej operacji w przypadku wykonania korekcji bez pożyczki są podawane do rejestru 206 przez rejestr pierścieniowy 212. Zatem w przypadku operacji poprawnej rejestr 206 przechowuje dane wynikowe operacji. Z drugiej strony, kiedy operacja korekcji nie zostaje zaimplementowana wskutek wystąpienia pożyczki, dane wynikowe operacji nie są zapamiętywane w rejestrze 206. Wynikowe dane AR2 aktualnie przechowywane w rejestrze 206 są zatrzymywane, tak że do rejestru przesuwnego 205 wyprowadzane są wynikowe dane CY (= 1, 1-bitowa) operacji. Rejestr przesuwny 205 odwraca dane wejściowe, tak że następuje zapamiętanie 0, kiedy dana wynikowa CY operacji wynosi 1. Wspomniane powyżej wyznaczanie liczby powtórzeń (p) odpowiada wielokrotności powtarzania demodulowanego sygnału. W przypadku demodulacji czteropoziomowej, możliwe jest dowolne ustawienie zadanych powtórzeń (p), jeżeli wielokrotność nie jest mniejsza, niż 2. W praktyce korzystne jest, jeżeli zadana liczba (p) odpowiada liczbie bitów wyjściowych przetwornika A/C 12 (w tym przypadku m = 8). Dane wynikowe poprzednich ośmiu operacji przechowywanych w rejestrze przesuwnym 205, to znaczy znormalizowane dane odtworzone RD z przetwornika A/C 12 są odczytywane w celu podania do rejestru 206 przez selektor danych 209, inwerter kodu 210 (który nie odwraca kodu), sumator pełny 211 i rejestr pierścieniowy 212. Poza tym te 8-bitowe dane są odczytywane z rejestru 206 w celu podania ich do sumatora pełnego 211. Przy tym dana SD3

19 trzeciego progu jest odejmowana od danej znormalizowanej. Dana wynikowa CY operacji, reprezentująca jej wynik podawana jest do dyskryminatora 213. Podobnie, dane RD2 i RD3 progów, drugiego i trzeciego odczytywane są z rejestru 204 w celu odjęcia od danych znormalizowanych. Przy każdym wyniku dana wyniku operacji jest podawana do dyskryminatora 213. W dyskryminatorze 213 następuje określenie czy poziom danej znormalizowanymi jest jednym z poziomów -3, przez porównanie z danymi wejściowymi CY, tj. poziomami progowymi. Zakłada się, że CY0 jest wynikiem komparacji z trzecim poziomem progowym, CY1 jest wynikiem komparacji z drugim poziomem progowym, a CY2 jest wynikiem komparacji z pierwszym poziomem progowym. Zależności między CY0, CY1 i CY2 a wartością poziomu są następujące: jeżeli CY0 = 0, CY1 = 0 i CY2 = 0, poziom wynosi 0 (poziom minimalny), jeżeli CY0 = 1, CY1 = 1 a CY2 = 0, poziom wynosi 2, a jeżeli CY0 = 1, CY1 = 1 i CY2 = 1, poziom wynosi 3 (poziom maksymalny). Przy wykryciu poziomu maksymalnego, to znaczy, kiedy dyskryminator 213 określa, że obecna dana odczytana RD jest wyższa od danej SD1 pierwszego progu, do sterownika 201 podawana jest dana 2-bitowa, której 1-bitowa dana MDTCT detekcji maksimum, i 1-bitowa dana LDTCT detekcji minimum wynoszą, odpowiednio, 1 i 0. Obecnie odtwarzana dana RD dająca ten wynik zostaje zapamiętana przez sterownik 201 w rejestrze 202 jako odtworzona dana maksimum MAXRD. Ponieważ rejestr 202 zapamiętuje wejściowe nowo wprowadzona odtworzona dana maksimum MAXRD, to następuje wykasowanie najstarszej odtworzonej danej maksimum MAXRD. Przy wykryciu poziomu minimalnego, to znaczy, kiedy dyskryminator 213 określa, że obecna dana odczyta RD jest najniższa od danej SD3 trzeciego progu, do sterownika 201 podawana jest dana 2-bitowa, której 1-bitowa dana MDTCT detekcji maksimum i 1-bitowa dana LDTCT detekcji minimum wynoszą, odpowiednio, 0 i 1. Obecnie odtwarzana dana RD dająca ten wynik zostaje zapamiętana w rejestrze 202 jako odtwarzana dana minimalna MINRD. Ponieważ rejestr MINRD 202 zapamiętuje nowo wprowadzoną odtworzoną daną minimalną, to następuje wykasowanie najstarszej odtworzonej danej minimalnej MINRD. Tak więc, według opisanego drugiego przykładu wykonania wynalazku, układ operacji arytmetycznych składa się z tylko jednego sumatora pełnego 211. Zatem możliwe jest uproszczenie układu operacji arytmetycznych w porównaniu z pierwszym przykładem wykonania. Ponadto, przez zastosowanie rejestru można przetrzymywać dane przy dzieleniu i komparacji przy przesunięciu i można poprawnie demodulować dane sygnału wielopoziomowego o złej liniowości, bez przesuwania poziomu sygnału. Możliwe jest zastąpienie rejestrów 202, 203 i 204 pracujących jako rejestry przesuwne pamięcią RAM dla zwolnienia miejsca zajmowanego przez rejestry. Sterownik 201 jest realizowany przy dowolnym taktowaniu. Jednakowoż sterownik 201 może zawierać ROM, tak, aby umożliwić demodulowanie poza sygnałem 4-poziomowym multipleksowanego sygnału wielopoziomowego. Zgodnie z opisanym drugim przykładem wykonania wynalazku 8-bitowa dana wynikowa operacji przechowywana w rejestrze przesuwnym 205 jest porównywana z danymi 1SD, SD2 i SD3 progów, pierwszego, drugiego i trzeciego. Jednak można podawać bezpośrednio do dyskryminatora 213 wartość górnego bitu (2-go lub 3-go) rejestru przesuwnego 205 dla oceny. Znaczy to, że zakłada się, iż dane progów, pierwszego do trzeciego są C0, 8- i 40. Jeżeli górne dwa bity są 11, to poziom zdemodulowanego sygnału jest 3. Jeżeli górne dwa bity są 10, to poziom zdemodulowanego sygnału jest 2. Jeżeli górne dwa bity są 01, to poziom zdemodulowanego sygnału jest 1. Jeżeli górne dwa bity są 00, to poziom zdemodulowanego sygnału jest 0. W powyższej drugiej odmianie wykonania w charakterze przykładu wykorzystuje się osiem poprzednio odtworzonych danych maksymalnych MAXRD i osiem poprzednio odtworzonych danych minimalnych DMINR. Odpowiednio do tego, w przypadku pracy w trybie przesuwania, rejestr pierścieniowy 211 dokonuje przesunięcia w dół o 3 bity w celu otrzyma-

20 nia danej średniej. W przypadku czterech danych poprzednich MAXRD i MINRD, gdzie i = 2, rejestr pierścieniowy 211 realizuje przesunięcie w dół o 2 bity. Możliwe jest skorygowanie danych progowych RD1, RD2 i RD3, pierwszej, drugiej i trzeciej, zapamiętanych w rejestrze 204 przez związanie ich z odtworzonymi danymi RD wprowadzanymi z przetwornika A/C 12. Znaczy to, że przy aktualizacji danych rejestru 202 lub 203, zmieniają się, czyli są korygowane w operacji arytmetycznej dane progowe RD1, RD2 i RD3, pierwsza, druga i trzecia, zapamiętane w rejestrze 204. Ta modyfikacja zostanie obecnie objaśniona. Dane pierwszego, drugiego i trzeciego progu, odpowiednio RD1', RD2' i RD3' są reprezentowane następująco: RD1' = (5 8M + 8L)/(8x6) = (5 8M + 8L)/(16x3) (11) RD2' = (8M + 8L)/(8x2) = (8M + 8L)/16 (12) RD3' = (8M + 5 8L)/(8x6) = (8M + 5 8L)/(16x3) (13) Zakłada się, że osiem minimalnych odtworzonych danych MINRD przechowywanych w rejestrze 203 zostało przekazanych do rejestru (206) przy aktualizacji maksymalnych odtworzonych danych MAXRD przechowywanych w rejestrze 202. Podobnie jak w drugim przedstawionym przykładzie wykonania, rejestr i sumator pełny 211 dodają maksymalne odtworzone dane MAXRD w rejestrze 202. Wynikowa wartość maksymalna z dodawania przechowywana jest w rejestrze 207. W celu otrzymania drugiej wartości progowej RD2', wynikowe dane z dodawania wartości maksymalnej przechowywanej w rejestrze 207 są przekazywane do rejestru 206. W tym przypadku sterownik 201 ustawia rejestr pierścieniowy 212 na 4-bitowy tryb pracy z przesuwaniem. Przesuwanie 4-bitowe odpowiada dzieleniu przez mianownik (=16), przedstawionemu w zamieszczonym powyżej równaniu (12). Zatem, dana wynikowa z sumowania wartości maksymalnej przechowywanej w rejestrze 206 jest dodawana do wynikowej danej z dodawania wartości minimalnej, przechowywanej w rejestrze 206, w sumatorze pełnym 211. Dana wynikowa z sumowania jest przesuwana o 4 bity w rejestrze pierścieniowym 212, tak że ta dana wynikowa z sumowania jest wpisywana do rejestru 204 jako dana drugiego progu RD2'. Następnie sterownik 201 przełącza rejestr pierścieniowy 212 na tryb zwykły. W celu otrzymania pierwszej wartości progowej RD1', wynikowe dane z dodawania wartości maksymalnej przechowywanej w rejestrze 207 są przekazywane do rejestru 206. Takie same dane wynikowe, jak z sumowania wartości maksymalnej przechowywanej w rejestrach 206 i 207 są dodawane przez sumator pełny 211. Dana wynikowa z sumowania jest wyprowadzana do rejestru 206. Dana wynikowa z sumowania przechowywana w rejestrze 206 jest dodawana przez sumator pełny 211 do danej przechowywanej w rejestrze 207. Powyższe operacje powtarzają się trzykrotnie. Ponadto, po przełączeniu przez sterownik 201 rejestru pierścieniowego 212 na tryb pracy z przesuwem 4-bitowym, wynikowa dana operacji 5 8M zapamiętana w rejestrze 206 jest dodawana przez sumator pełny 211 do danej wynikowej dla wartości minimalnej przechowywanej w rejestrze 208. Wynikowe dane dodawania podawane są do rejestru pierścieniowego 211, tak że następuje wykonanie operacji 5 8M + 8L. Dana wynikowa z sumowania wyprowadzana do rejestru pierścieniowego 211 jest przesuwana w dół o 4 bity, odpowiednio do trybu przesuwu 4-bitowego, przed wyprowadzeniem do rejestru 206. Tym samym następuje wykonanie w całości operacji (5 8M + 8L)/16. Następnie sterownik 201 przełącza na powrót rejestr pierścieniowy 212 na tryb zwykły. Następnie dane wynikowe dodawania, przechowywane w rejestrze 206, dzielone są przez trzy, tak że następuje wykonanie w całości operacji (5 8M + 8L)/(16x3), która odpowiada równaniu (11). Mówiąc dokładniej, po powtórzeniu operacji (A) i (B) zadaną ilość razy, rozpoczyna się realizacji operacji (C) kończącej powyższe operacje. Zatem w operacji (A) następuje odjęcie bitu znaczącego reprezentującego trzy, od najbardziej znaczącego bitu wynikowych danej wynikowej dodawania przechowywanej w rejestrze 206 (początkowej wartości wynikowej dodawania: (5 8M + 8L/16), która odpowiada odjęciu trzech od danej wynikowej z sumowania. Poprawność lub niepoprawność wykonania odejmowania określa się na podstawie występowania lub niewystępowania pożyczki. Przy niewystępowaniu pożyczki uważa się, że została przeprowadzona poprawna korekcja. Kiedy

21 do rejestru 205 jest wyprowadzana 1-bitowa dana CY wyniku operacji (= 1 ), wynikowa dana z odejmowania zostaje przekazana z rejestru pierścieniowego 212 do rejestru 206. Przy wystąpieniu pożyczki, kiedy do rejestru 205 jest wyprowadzana 1-bitowa dana CY wyniku operacji (= 0 ), następuje zatrzymanie danej obecnie przechowywanej w rejestrze 206. Następnie w operacji (B) dana przechowywana w rejestrze 206 jest wyprowadzana bezpośrednio do sumatora pełnego 211, jak również ta dana przechowywana w rejestrze 206 jest wyprowadzana do sumatora pełnego 211 pośrednio, przez selektor danych 209 i inwerter kodu 210 (który nie odwraca kodu). Sumator pełny 211 dodaje te dane w celu wyprowadzenia wynikowych danych dodawania do rejestru 206. Zatem następuje uaktualnienie wynikowych danych dodawania przechowywanych w rejestrze 206 do podwójnej wartości pierwotnych danych przechowywanych w rejestrze 206. Liczba powtórzeń operacji (A) i (B) jest ustawiona odpowiednio do krotności sygnału przewidzianego do demodulowania. W przypadku demodulowania sygnału czteropoziomowego, kiedy wielokrotność nie jest mniejsza, niż 2, możliwe jest dowolne powtarzanie operacji. W praktyce korzystne jest, jeżeli liczba powtórzeń odpowiada liczbie bitów wyjściowych przetwornika A/C 12. (C) Na koniec istnieje możliwość skorygowania danej RD1' pierwszego progu przez wyprowadzenie przechowywanych w rejestrze bitowych danych wynikowych operacji do rejestru 204. Postępowanie w przypadku danej RD3' trzeciego progu jest podobne, jak w opisanym powyżej dla przypadku danej RD1' pierwszego progu. Dana wynikowa z sumowania wartości minimalnej przechowywana w rejestrze 208 jest poddawana operacji odpowiadającej operacji 5 8L przy wykorzystaniu rejestru 206 i sumatora pełnego 211. Przy tym wynikowa dana operacji dodawania jest zapamiętana w rejestrze 206. Poza tym dana wynikowa (8M) z sumowania wartości maksymalnej przechowywana w rejestrze 207 jest dodawana do danej wynikowej dodawania (5 L) dla wartości minimalnej przechowywanej w rejestrze 206. Wynikowa dana operacji dodawania jest zapamiętana w rejestrze 206, tak że następuje realizacja operacji odpowiadającej 8M + 5 8L. Następnie sterownik 201 przechodzi na tryb z przesuwaniem 4-bitowym, tak że dana wynikowa z sumowania (8M + 5 8L) zapamiętana w rejestrze 206, jest przesuwana w dół o 4 bity, dla wyprowadzenia danej wynikowej z sumowania do rejestru 206. Tym samym następuje wykonanie w całości operacji odpowiadającej (8M + 5 8L)/16. Następnie realizowana jest operacja odpowiadająca równaniu (13), tak że ostatnie dane ((8M + 5 8L)/16) przechowywane w rejestrze 206 dzielone są przez trzy. Operacje (A), (B) i (C) do otrzymania danej RDD' pierwszego progu dobrane są dla otrzymania w rejestrze 206 wyniku operacji, zgodnego z równaniem (13). Zatem 8-bitowa dana wynikowa operacji przechowywana w rejestrze 205 zostaje przeniesiona do rejestru 205 jako dana RD3' trzeciego progu. Nawet, jeżeli dane progów pierwszego, drugiego i trzeciego, są skorygowane przez powiązanie ich ze zmianą wartości maksymalnej i minimalnej, to można otrzymać ten sam efekt, jak w drugiej odmianie wykonania przedstawionej powyżej. Według drugiego przedstawionego przykładu wykonania, kiedy wynik dyskryminacji wskazuje że nie występuje ani dana minimalna ani maksymalna, dane w rejestrze 202 lub 203 albo 207 lub 298 nie są uaktualniane. Dla uaktualnienia poziomu progowego możliwe jest zastosowanie poziomu pośredniego. Poza tym, według drugiego przykładu wykonania, podczas demodulowania dane się zmieniają, z wyjątkiem danych progowych. Zgodnie z trzecim przykładem wykonania, dane progów zmieniają się po demodulacji. Cała struktura trzeciego przykładu wykonania jest podobna do struktury z fig. 2. Część demodulatorowa według drugiego przykładu wykonania wynalazku przedstawionego na fig. 4 jest zmieniona tylko częściowo. Odpowiednio do tego, te same elementy układowe, co elementy układowe z fig. 4 zaopatrzono w te same odnośniki liczbowe i ich objaśnienie zostaje pominięte. Figura 6 stanowi schemat blokowy ukazujący strukturę części demodulatorowej według trzeciego przykładu wykonania. Część demodulatorowa na fig. 6 dobrana jest do odbiornika 1 przedstawionego na fig. 2. Podobnie jak część demodulatorowa 13 na fig. 2, część demodulatorowa dołączona jest do przetwornika A/C 12 i CPU 14.

22 Część demodulatorowa zawiera, na przykład, rejestry 202, 203, 206, 207 i 208, rejestr przesuwny 205, selektor danych 209, inwerter kodu 210, sumator pełny 211, rejestr pierścieniowy 212, selektory danych 214 i 215, i sterownik 216, rejestr 217, dyskryminator 218, i generator progowy 219. W układzie różniącym się od układu z fig. 4, sterownik 216 nie tylko steruje działaniem każdego układu z fig. 6, lecz również steruje zmianą działania na podstawie łącznych decyzyjnych danych wynikowych JRD (JRD - judge resultant data) z dyskryminatora 218. Podobnie, jak rejestr 204 opisany powyżej, rejestr 217 przechowuje dane RD1, RD2, RD3 progów, pierwszego, drugiego i trzeciego, tak że jego wejście dołączone jest do generatora 219 progów. Podobnie, jak wspomniany dyskryminator 213, dyskryminator 218 wyznacza poziom obecnych danych wynikowych CY. Łączne decyzyjne dane wynikowe JRD są podawane do sterownika 216. Generator 219 progów zawiera pamięć do przechowywania danych progowych do wstępnego ustawiania w rejestrze przesuwnym 217 w charakterze danych wstępnych, pamięć do przechowywania odpowiednio znormalizowanych czterech poziomów i część do operacji arytmetycznych służącą do wyznaczania średniej dwóch wartości. Generator 219 poziomów progowych generuje trzy dane progowe, to znaczy daną SD1" pierwszego progu, daną SD2" drugiego progu, i daną SD3" trzeciego progu, w kolejności wzrostu poziomu. Poniżej objaśniono sposób działania. Część modulacyjna przedstawiona na fig. 6 jest podobna do części modulacyjnej przedstawionej na fig. 4. Kiedy każda z danych wynikowych operacji, CY0, CY1 i CY2 podawana jest do dyskryminatora, to znaczy kiedykolwiek otrzymuje się wynik dyskryminacji, do generatora 219 progów zostaje podana normalizowana dana 8-bitowa przechowywana w rejestrze przesuwnym 205. Dane są przechowywane w odpowiednim obszarze pamięci, która jest podzielona na cztery obszary, na podstawie poziomów. Po dokonaniu demodulacji (która odpowiada okresowi nieodbierania odbiornika komunikacyjnego, na przykład odbiornika pagera itp.), część dotycząca operacji arytmetycznych w generatorze 219 progów oblicza średnią normalizowanych danych przechowywanych w każdym obszarze pamięci. Średnia uwzględnia maksymalną daną średnią odpowiadającą poziomowi 3, pierwszą średnią daną średnią odpowiadającą poziomowi 2, drugą pośrednią daną średnią odpowiadającą poziomowi 1, i, minimalną daną średnią odpowiadającą poziomowi 0. We wspomnianej części dla operacji arytmetycznych dodatkowo obliczane są pośrednie dane średnie: trzecia, między maksymalną a pierwszą pośrednią, czwarta, między pośrednimi pierwszą a drugą, piąta, między drugą pośrednią a minimalną. Te pośrednie dane średnie trzecia, czwarta i piąta wyprowadzane są do rejestru 217 jako, odpowiednio, dana SD1" pierwszego progu, dana SD2" drugiego progu, dana SD3" trzeciego progu. Tak więc, według trzeciego przykładu wykonania możliwe jest skorygowanie wartości progowej, na przykład dokładnie pośredniej wartości progowej między wartością maksymalną a minimalną. Odpowiednio do tego możliwe jest poprawienie stopnia nadążania charakterystyki za zmianami odbieranego sygnału wielopoziomowego. Możliwe jest umożliwienie stosowania charakterystyk uzupełniających dla otrzymania ich w ilości na przykład podwójnej, w przypadku sygnału czteropoziomowego. Charakterystyki uzupełniające można stosować w ilości (n-1) w przypadku sygnału n-poziomowego (n 2). Należy zauważyć, że pamięć generatora 219 progów może być podzielona na odpowiednie części odpowiadające poziomom, bądź tez można stosować wiele pamięci dla odpowiednich poziomów. Dane normalizowane każdego z czterech poziomów przechowywane są według powyższego opisu w pamięci generatora 219 progów. Jednak możliwe jest przechowywanie normalizowanych danych poziomów drugiego i trzeciego, to znaczy, danych pośrednich, pierwszej i drugiej. W tym przypadku najpierw oblicza się odpowiednie średnie danych pośrednich, pierwszej i drugiej, a następnie średnią tych dwóch średnich, to znaczy średnią z danych pośrednich, pierwszej i drugiej. Otrzymana dana średnia jest drugą daną progową. Średnią wylicza się z różnicy między pośrednimi danymi średnimi, pierwszą i drugą. Wynikowa dana średnia (powyżej nazywana U) jest dodawana do pierwszej pośredniej danej średniej. Dana wynikowa jest pierwszą daną progową. Poza tym, średnia dana U jest odejmowana od drugiej

23 pośredniej. Zatem do rejestru 217 wpisane są dane progowe, pierwsza, druga i trzecia, i zrealizowana jest korekcja danych progowych. Według trzeciego przykładu wykonania, układ jest zestawiony tak, że rejestry 202 i 203 są wykorzystywane do przechowywania ośmiu odtworzonych danych maksymalnych MAXRD i ośmiu odtworzonych danych minimalnych MINRD. Według czwartego przykładu wykonania, te rejestry zostają pominięte. Zgodnie z czwartym przykładem wykonania, dane zostają zmienione po zdemodulowaniu. Cała struktura czwartego przykładu wykonania jest podobna do struktury z pierwszego przykładu wykonania przedstawionego na fig. 2. Część demodulatorowa według trzeciego przykładu wykonania, przedstawionego na fig. 6 jest zmieniona nieznacznie. Odpowiednio do tego te same elementy układowe, co elementy układowe z fig. 6 zaopatrzono w te same odnośniki liczbowe i ich objaśnienie zostaje pominięte. Figura 7 stanowi schemat blokowy ukazujący szczegółową strukturę części demodulatorowej według czwartego przykładu wykonania rysunku. Część demodulatorowa na fig. 7 dobrana jest do odbiornika 1 przedstawionego na fig. 2. Podobnie do części demodulatorowej 13, część demodulatorowa czwartego przykładu wykonania dołączona jest do przetwornika A/C 12 i CPU 14. Część demodulatorowa przedstawiona na fig. 7 zawiera rejestry 206, 207 i 208, rejestr przesuwny 205, inwerter kodu 210, sumator pełny 211, rejestr pierścieniowy 212, sterownik 216, rejestr 217, dyskryminator 218, generator progowy 219, selektor danych 220, selektory 221 i 222. W układzie różniącym się od układu z fig. 6, sterownik 216, ponieważ nie ma w nim rejestrów 202 i 203, wejście selektora danych 220 jest dołączone do wyjść przetwornika A/C 12, rejestrów 206, 207, 208 i 217 i rejestr przesuwny 205. Selektor 221 przechowuje łączną wartość ośmiu poprzednich minimalnych odtworzonych danych MINRD, które są wstawiane wstępnie w rejestr 208. Selektor 222 przechowuje łączną wartość ośmiu poprzednich maksymalnych odtworzonych danych MAXRD, które są wstawiane wstępnie w rejestr 207. Po wstępnym wstawieniu danych początkowych do rejestrów 207 i 208, następuje przełączenie selektorów 221 i 222 na rejestr pierścieniowy 212. Obecnie zostanie objaśnione działanie czwartego przykładu wykonania wynalazku. Zakłada się, że wynikowe dane, dodawania ośmiu poprzednich odtworzonych danych maksymalnych MAXRD i dodawania ośmiu poprzednich odtworzonych danych minimalnych MINRD przechowywane są w rejestrach, odpowiednio 207 i 208. Ten stan jest taki sam, jak stan w drugim przykładzie wykonania, w którym realizuje się dodawanie ośmiu poprzednich odtworzonych danych minimalnych MINRD przechowywanych w rejestrze 203 ośmiu poprzednich odtworzonych danych maksymalnych MAXRD i przechowywanych w rejestrze 202. Podobnie, jak w drugim przykładzie wykonania, dyskryminatora 218 rozróżnia cztery poziomy. Z wykorzystaniem wynikowych danych tej operacji, CY0, CY1 i CY2 otrzymuje się 2-bitową daną demodulacyjną. Łączna dana wynikowa DT odejmowania przechowywana jest w rejestrze 207. Łączna minimalna dana wynikowa MINT przechowywana jest w rejestrze 208. Łączna dana wynikowa DT odejmowania jest odczytywana z rejestru 207 w celu podania do rejestru 206 przez selektor danych 220, inwerter kodu 210, sumator pełny 211 i rejestr pierścieniowy 212. Zatem w rejestrze 206 jest przechowywana łączna dana wynikowa odejmowania. Poza tym następuje odczyt z rejestru 208 łącznej danej minimalnej MINT, w celu podania jej do sumatora pełnego 211 przez selektor danych 220 i inwerter kodu 210 (który nie odwraca kodu). Ponieważ łączna dana wynikowa odejmowania z rejestru 206 jest wprowadzana do sumatora pełnego 211, to realizuje się operację dodawania w rodzaju DT + MINT. Dana wynikowa dodawania jest wyprowadzana z rejestru pierścieniowego 212 do rejestru 207. Zatem w rejestrze 207 jest przechowywana dana wynikowa dodawania (DT + MINT). Dane przechowywane w rejestrach 207 i 208 zostają zmienione na, odpowiednio, 8M i 8L. Ponieważ dyskryminator 218 podaje łączną daną wynikową JRD sprawdzenia do sterownika 216, to sterownik 216 steruje pracą odpowiednio do poziomu. Łączna dana wynikowa JRD jest daną dwubitową 00, 01, 10 lub 11, kolejno dla poziomu 0 (minimum), poziomu 1, poziomu 2, poziomu 3 (maksimum). Na przykład kiedy z dyskryminatora

24 wychodzi decyzja wartość maksymalna sterownik 216 wykonuje następną operację zgodnie z łączną daną wynikową JRD sprawdzenia. Najpierw następuje przełączenie rejestru pierścieniowego 212 na tryb przesuwania w celu odczytania łącznej wartości 8M wartości maksymalnej przechowywanej w rejestrze 207. Ta odczytana dana zostaje odwrócona w inwerterze kodu dla dodania łącznej wartości 8M do wynikowej danej dzielenia przechowywanej w rejestrze 206. Wynikowa dana dodawania zostaje zapisana w rejestrze 206. Następnie odbywa się odczyt wynikowej danej dodawania z rejestru 206 dla dodania wynikowej danej dodawania do obecnej danej odtworzonej RD wprowadzonej z przetwornika A/C 12 do sumatora pełnego 211. Dana wynikowa dodawania podawana jest do rejestru 207 przez rejestr pierścieniowy 212. Dana wynikowa dodawania przechowywana w rejestrze 207 zostaje zmieniona na RD (obecna dana odtworzona) + 7M. W przypadku, kiedy z dyskryminatora 218 wychodzi decyzja wartość minimalna sterownik 216 wykonuje następną operację zgodnie z łączną dawką wynikową JRD sprawdzenia. Najpierw następuje przełączenie rejestru pierścieniowego 212 na tryb przesuwania w celu odczytania łącznej wartości 8L wartości minimalnych, przechowywanej w rejestrze 208. Ta odczytana dana zostaje odwrócona w inwerterze kodu i przesunięta w dół o 3 bity w rejestrze pierścieniowym 212. W rejestrze pierścieniowym 212 następuje podzielenie łącznej wartości minimalnej przez osiem. Wynikowa dana dzielenia jest wyprowadzona do rejestru 206. Ponownie odbywa się odczytanie łącznej wartości 8L wartości minimalnych, z rejestru, w celu dodania łącznej wartości 8L do danej z wyniku dzielenia, zostaje zapisany w rejestrze 206. Wynikowa dana dodawania zostaje zapisana w rejestrze 206. Następnie odbywa się odczyt wynikowej danej dodawania z rejestru 206 dla dodania wynikowej danej dodawania do obecnej danej odtworzonej RD wprowadzonej z przetwornika A/C 12 do sumatora pełnego 211. Dana wynikowa dodawania podawana jest do rejestru 207 przez rejestr pierścieniowy 212. Dana wynikowa dodawania przechowywana w rejestrze 207 zostaje zmieniona na RD (obecna dana odtworzona) + 7L. Kiedy dyskryminator 218 nie rozpoznaje wartości maksymalnej, ani minimalnej, nie jest realizowana żadna operacja, tak że każdy rejestr pozostaje niezmieniony. Zatem zawartość rejestrów 207 i 208 zmienia się odpowiednio w przypadku, kiedy decyzja wskazuje na wartość maksymalną, minimalna lub obie. Ponieważ korekcja danych progów, pierwszego, drugiego i trzeciego zapamiętanych w rejestrze 217 jest taka sama, jak w przypadku trzeciej odmiany wykonania, to objaśnienie się pomija. Zatem w czwartym przykładzie wykonania można otrzymać te same efekty, co w trzecim. Według pierwszego aspektu wynalazku wejściowy sygnał analogowy o wielopoziomowo modulowanej amplitudzie jest przetwarzany na sygnał cyfrowy odpowiednio do poziomu sygnału analogowego. Zatem istnieje możliwość poprawnego demodulowania sygnału wielopoziomowego bez oddziaływania ze strony zmian parametrów elementów obwodów. Poza tym możliwe jest poprawne demodulowanie bez przesunięcia poziomu nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego. Według drugiego aspektu wynalazku wejściowy sygnał analogowy o wielopoziomowo modulowanej amplitudzie jest demodulowany odpowiednio do poziomu sygnału analogowego po konwersji sygnału analogowego na sygnał cyfrowy. Poza tym, kiedy sygnał cyfrowy ma poziom wyższy od danych maksymalnego poziomu progowego lub poziom niższy od danych minimalnego poziomu progowego, odbywa się rozróżnienie poziomu sygnału cyfrowego. Odpowiednio do tego istnieje możliwość poprawnego demodulowania bez oddziaływania ze strony zmian parametry elementów obwodów. Poza tym możliwe jest poprawne demodulowanie bez przesunięcia poziomu, nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego. Zgodnie z trzecim aspektem wynalazku z wielu sygnałów cyfrowych o poziomie przewyższającym maksymalny próg lub poziomie dolnym poniżej progu minimalnego otrzymuje się wiele progów poprzednich. Zatem możliwe jest poprawne demodulowanie, bez oddziaływania skutków zmian parametrów elementów obwodu. Ponadto możliwe jest poprawne demodulowanie, bez przesunięcia poziomu nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego.

25 Według czwartego aspektu wynalazku wejściowy sygnał analogowy o wielopoziomowo modulowanej amplitudzie jest demodulowany odpowiednio do poziomu sygnału po konwersji sygnału analogowego na sygnał cyfrowy. Zatem istnieje możliwość poprawnego demodulowania sygnału wielopoziomowego bez oddziaływania ze strony zmian parametrów elementów obwodów. Poza tym możliwe jest poprawne demodulowanie bez przesunięcia poziomu nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego. Zgodnie z piątym aspektem wynalazku wejściowy sygnał analogowy, którego amplituda jest modulowana wielopoziomowo, jest demodulowany odpowiednio do poziomu sygnału, po konwersji sygnału analogowego na sygnał cyfrowy. Poza tym, kiedy poziom sygnału cyfrowego jest wyższy od progu maksymalnego lub niższy od poziomu minimalnego, następuje dyskryminacja poziomu sygnału cyfrowego. Zatem możliwe jest poprawne demodulowanie, bez oddziaływania skutków zmian parametrów elementów obwodu. Ponadto możliwe jest poprawne demodulowanie, bez przesunięcia poziomu nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego. Zgodnie z szóstym aspektem, z wielu poprzednich sygnałów cyfrowych o poziomie przewyższającym maksymalny próg lub poziomie dolnym poniżej progu minimalnego otrzymuje się kilka progów. Zatem możliwe jest poprawne demodulowanie, bez oddziaływania skutków zmian parametrów elementów obwodu. Ponadto możliwe jest poprawne demodulowanie, bez przesunięcia poziomu nawet przy występowaniu zniekształcenia stałego czyli nieskompensowanego.

26