VHDL i lampy, Elektronika Praktyczna 3/2003

Podobne dokumenty
UnISProg uniwersalny programator ISP


miejsca, gdzie p³ytki by³y ze sob¹

ZL8AVR. Płyta bazowa dla modułów dipavr

Klocki RS485, część 3

Klocki RS485, część 4

Nasta³y nieco zwariowane czasy. Z jednej strony s¹ powszechnie

Na ³amach Elektroniki Praktycznej (EP 10/97) zosta³ opisany generator funkcyjny, ktûry moim zdaniem jest przyrz¹dem w zasadzie

Programator ZL2PRG jest uniwersalnym programatorem ISP dla mikrokontrolerów, o budowie zbliżonej do STK200/300 (produkowany przez firmę Kanda).

Niew¹tpliwie uøytkownicy mikrokontrolerûw

Karta dźwiękowa USB z nagrywaniem i analogowymi oraz cyfrowymi we/wy

Sprzętowy emulator procesorów AVR

Klocki RS485, część 2

Detektor ruchu z głosowym automatem informacyjnym

Technika cyfrowa projekt: Sumator 4 bitowy równoległy

Funkcje bezpieczeństwa

Rys. 1. Schemat ideowy karty przekaźników. AVT 5250 Karta przekaźników z interfejsem Ethernet

Sterownik wyświetlacza multipleksowanego w VHDL

Wysokosprawny wzmacniacz audio 2x250W, część 1

Adapter USB do CB32. MDH-SYSTEM ul. Bajkowa 5, Lublin tel./fax lub kom e mail: info@mdh-system.pl

Układy programowalne, część 2

Układ do automatycznego wzywania Pogotowia Ratunkowego

Sterownik Silnika Krokowego GS 600

Zdalnie sterowana karta przekaźników

Układy reprogramowalne i SoC Język VHDL (część 4)

Modelowanie złożonych układów cyfrowych (1)

REJESTRATOR RES800 INSTRUKCJA OBSŁUGI

Emulator programator mikrokontrolerów AVR i '51 do każdego typu komputera, część 1

Bezprzewodowy regulator

LABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35

WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH

ANALOGOWE UKŁADY SCALONE

Systemy Czasu Rzeczywistego FPGA

Specyfika projektowania Mariusz Rawski

Tester aparatów telefonicznych

1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File

Kaøda przerwa w zasilaniu stanowi

Bezprzewodowy sterownik węża świetlnego

Uniwersalny programator

ZL6PLD zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx

Przełącznik optyczny SPDIF

Oscyloskop cyfrowy, kit AVT 891. Sukces w nowoczesnoúci Projektanci uk³adûw ZMD przygotowali

Dekoder dzia³a podobnie jak w telefonach komûrkowych: wyúwietla

kit AVT 900 Stereofoniczny tuner FM

Z płyty winylowej na kompaktową

ZL19PRG. Programator USB dla układów PLD firmy Altera

DTR.ZL APLISENS PRODUKCJA PRZETWORNIKÓW CIŚNIENIA I APARATURY POMIAROWEJ INSTRUKCJA OBSŁUGI (DOKUMENTACJA TECHNICZNO-RUCHOWA)

Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.

Firma Wobit opracowuje i produkuje

Nowe układy CPLD firmy Altera

Punch Programator uniwersalny, część 2

Programator WillemProg 3.0, część 1

Punch Programator uniwersalny, część 1

generatorze funkcyjnym,

Programator termostatów cyfrowych firmy Dallas,

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL

Samsung TV LCD Bordeaux 19 rozwiązywanie problemów, edycja danych EDID

Krótkie wprowadzenie do ModelSim i Quartus2

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Wysokosprawny wzmacniacz audio 2x250W, część 1

ZL9AVR. Płyta bazowa dla modułów ZL7AVR (ATmega128) i ZL1ETH (RTL8019)

w dowolny sposûb. Prezentacja zmierzonego napiícia jest wykonywana przy uøyciu specjalizowanego

Klocki RS485, część 1

Zestaw edukacyjny dla mikrokontrolerów ST62

ZL10PLD. Moduł dippld z układem XC3S200

Systemy Czasu Rzeczywistego FPGA

Programator mikrokontrolerów PIC współpracujący z programem MPLAB AVT 5100

Programator termostatów cyfrowych firmy Dallas,

Wyświetlacz bezprzewodowy

U W A G I D O M O N T A ś U Z E S T A W U L A B O R A T O R Y J N E G O A B C 0 1 U S B 3, A B C 0 2

Altare wzmacniacz audio dla audiofili

Projektowanie hierarchiczne Mariusz Rawski

ARMputer, część 1 AVT 922

Zdalnie sterowany (DTMF) termostat, część 1

Wykonanie uk³adu sterowania obrotem anteny nie jest wcale ³atwe. NajwiÍkszy k³opot sprawia wskaünik po³oøenia anteny. Powinien

Uniwersalny szeregowy. sterownika wyúwietlacza

Systemy Czasu Rzeczywistego FPGA

Programowalne układy logiczne

Samochodowy alarm ze zdalnym sterowaniem, część 1

Jak zaprogramować procesor i. wgrać firmwar-e do yampp3usb. Copyright SOFT COM sp. z o. o.

Uniwersalny programator

Bezpiecznik topikowy jest jedynym

Ćwiczenie 1 VHDL - Licznik 4-bitowy.

ZL4PIC. Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC

Immobilizer z układami DS1990

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych

Wzmacniacz audio ze stopniem końcowym quasi IGBT

Zegar ze 100 letnim kalendarzem i dwukanałowym termometrem, część 1

Altera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński

Dwukierunkowy regulator obrotów silników DC

Mmfpga12. Instrukcja uruchomienia aplikacji testowych REV 1.0. Many ideas one solution

12 kanałowy regulator mocy sterowany sygnałem DMX512

Mikroprocesorowy regulator temperatury RTSZ-2 Oprogramowanie wersja 1.1. Instrukcja obsługi

Projekt prostego procesora

INSTRUKCJA OBS UGI. Stabilizowane zasilacze pr du sta ego. modele: DF173003C DF173005C

ZL25ARM. Płyta bazowa dla modułów diparm z mikrokontrolerami STR912. [rdzeń ARM966E-S]

Tematyka audio cieszy sií nie. EP. Opis akustycznego zestawu pomiarowego, przedstawiony

Wstęp Architektura... 13

Wzmacniacz audio z wejściem cyfrowym, część 1

ZL11PRG v.2. Uniwersalny programator ISP. Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler

Transkrypt:

AVT P R Nixie O J Clock E K T Y VHDL i lampy, część 2 No tak, Elektronika Praktyczna wzií³a sií za ìodgrzewanie kotletûwî, pomyúl¹ pewnie ci spoúrûd naszych CzytelnikÛw, ktûrzy pamiítaj¹ polsk¹ elektronikí z koòca lat 80. Akceleracja, jakiej jesteúmy poddawani przez ostatnich 12 lat - chodzi g³ûwnie o dostíp do nowoczesnych podzespo³ûw - spowodowa³a, øe jeszcze niedawno traktowane pogardliwie lampy Nixie nabra³y wyj¹tkowego ìsmakuî. Pomys³em na ich zastosowanie dzielimy sií z Wami w artykule. Rekomendacje: projekt z popularnego na Zachodzie gatunku "Vintage Electronics", czyli chwytaj¹ce za serce (i zazwyczaj oko) praktyczne starocie. O tyle dopasowany do EP-owskiej doktryny nad¹øania za nowoúciami, øe ca³a czíúê cyfrowa zosta³a opisana w VHDL-u. Montaø zegara P³ytka drukowana zegara jest jednoczeúnie jego baz¹ mechaniczn¹, na ktûrej znajduj¹ sií wszystkie elementy elektroniczne, prze- ³¹czniki, transformator, a takøe lampy Nixie oraz pomocnicza p³ytka drukowana, na ktûrej s¹ zamontowane dwie neonûwki spe³niaj¹ce rolí dwukropka. Ze wzglídu na duø¹ úrednicí szklanych baniek lamp wymiary p³ytki s¹ doúê znaczne (305 x 102 mm), ale jak pokaza³a praktyka, wygoda wynikaj¹ca ze zintegrowania wszystkich elementûw zegara na jednej p³ytce rekompensuje doúê wysoki koszt wykonania takiej p³ytki. Schemat montaøowy p³ytki g³ûwnej pokazano na rys. 8. W urz¹dzeniu zastosowano dwa uk³ady scalone przystosowane do montaøu powierzchniowego - U1 oraz stabilizator napiícia 3,3 V - U3. O ile montaø stabilizatora nie sprawi øadnej trudnoúci przeciítnie wyposaøonemu elektronikowi, to do montaøu uk³adu U1 jest niezbídna lutownica z cienkim grotem oraz taúma rozlutownicza Wick. Moøna takøe podj¹ê prûbí zamontowania tego uk³adu w wyspecjalizowanej firmie zajmuj¹cej sií montaøem elementûw SMD, ale ze wzglídu na trudn¹ dostípnoúê i wysok¹ cení takiej us³ugi zachícam do podjícia prûby samodzielnego przylutowania uk³adu. Zaczynamy od posmarowania spodniej czíúci obudowy uk³adu U1 odrobin¹ nieprzewodz¹cego kleju (doskonale sprawdzi³ sií butapren). NastÍpnie k³adziemy uk³ad na miejscu dla niego przeznaczonym, zwracaj¹c oczywiúcie uwagí na w³aúciw¹ orientacjí pierwszego wyprowadzenia uk³adu. Delikatnymi ruchami naleøy moøliwie dok³adnie umieúciê wyprowadzenia uk³adu na polach lutowniczych, na co przez kilka minut pozwala elastycznoúê kleju zastosowanego do przymocowania uk³adu. Teraz naleøy odczekaê co najmniej godziní, co spowoduje, øe klej przestanie byê elastyczny, a obudowa uk³adu trwale przymocowana do p³ytki drukowanej. W zaleønoúci od úrednicy grota posiadanej lutownicy moøna zastosowaê dwa sposoby lutowania wyprowadzeò: - jeøeli grot jest ìgrubyî (úrednica koòca wiíksza niø 1,2 mm) najlepiej jest delikatnie przygrzewaê i jednoczeúnie dociskaê 46

Rys. 8. Rozmieszczenie elementów na płytce drukowanej (widok zmniejszony do 80%) Rys. 9. Sposób wykonania podstawek do lamp do pûl lutowniczych po kolei grupy po kilka wyprowadzeò (ich liczba zaleøy od úrednicy/szerokoúci grota) - ale bez podawania dodatkowego topnika! Jeøeli wyprowadzenia uk³adu zostan¹ dobrze rozgrzane i dociúniíte, cyna znajduj¹ca sií na polach lutowniczych zwi¹øe sií z nimi zapewniaj¹c dobre przewodzenie pr¹du. - jeøeli mamy do dyspozycji ìchudyî grot i oczywiúcie wprawn¹ ríkí moøna podj¹ê ryzyko podania odrobiny dodatkowego topnika. ZwiÍkszy to prawdopodobieòstwo dok³adnego i trwa³ego przylutowania wyprowadzeò, ale grozi powstaniem zwarê pomiídzy s¹siednimi wyprowadzeniami uk³adu. Lekarstwem na to jest miedziana taúma rozlutownicza (np. Wick), za pomoc¹ ktûrej moøna odci¹gn¹ê nadmiar cyny, co w wiíkszoúci przypadkûw spowoduje usuniície zwarê. Kolejnym krokiem montaøowym jest wlutowanie w p³ytkí drukowan¹ gniazdek ze spríøystymi stykami (FAS901), ktûre Rys. 10. Rozmieszczenie elementów na płytce drukowanej dwukropka spe³niaj¹ rolí podstawki dla lamp Nixie. Poniewaø lampy s¹ montowane od strony ìlutowaniaî (czyli przeciwnej niø pozosta³e elementy), to gniazdka naleøy wlutowaê otworami od strony ìlutowaniaî, jak to pokazano na rys. 9. Ze wzglídûw oszczídnoúciowych gniazdka naleøy wlutowaê wy³¹cznie pod te wyprowadzenia lamp, ktûre s¹ wykorzystywane w aplikacji. Nie dotyczy to lampy L1 (s¹ na niej wyúwietlane dziesi¹tki godzin), ktûrej zaledwie trzy wyprowadzenia s¹ wykorzystywane. Aby zapewniê jej odpowiedni¹ stabilnoúê mechaniczn¹ naleøy zwiíkszyê liczbí gniazd, przy czym sensowne minimum zapewnia takie ich rozmieszczenie, jak w przypadku lampy L3 (s¹ na niej wyúwietlane dziesi¹tki minut). Od strony ìlutowaniaî montowane jest takøe gniazdo J1, ktûre s³uøy do zamontowania p³ytki drukowanej z dwiema neonûwka- Rys. 11. Widok okna konfiguracji programatora Uprog HS48 w trybie JTAG 47

Rys. 12. Widok okna konfiguracji programu impact mi (LP1 i LP2, wkrícone w oprawki), ktûre spe³niaj¹ rolí dwukropka sygnalizuj¹cego odmierzanie czasu. Schemat montaøowy tej p³ytki pokazano na rys. 10. Montaø pozosta³ych elementûw nie sprawi øadnych trudnoúci Czytelnikom z choêby niewielkim doúwiadczeniem, nie bídziemy sií wobec tego nim zajmowaê. Uruchomienie zegara Uk³ad U1 jest wyposaøony w pamiíê konfiguracji typu Flash, ktûr¹ moøna wielokrotnie reprogramowaê w systemie za pomoc¹ wbudowanego w uk³ad interfejsu JTAG. Korzystanie z niego bardzo przypomina programowanie w systemie mikrokontrolerûw PIC lub AVR, a do jego przeprowadzenia jest potrzebny ma³o skomplikowany interfejs portu drukarkowego, ktûry opisaliúmy w EP4/2001. Przeprowadzi³em takøe prûby programowania uk³adu U1 za pomoc¹ programatora uniwersalnego UprogHS 48, ktûry jest przystosowany do programowania w systemie uk³adûw wyposaøonych w interfejs JTAG, co wymaga jedynie zastosowania 6-øy³owego kabla po³¹czeniowego, ktûrego koòcûwki s¹ z jednej strony zaciskane w podstawce ZIF48 (rys. 11). Poniewaø projekt dla uk³adu U1 powsta³ w oparciu o bezp³atne narzídzie WebPack ISE, za pomoc¹ ktûrego nie moøna wygenerowaê bezpoúrednio pliku w formacie JAM-STAPL/SVF (ktûre to formaty akceptuje UprogHS 48), trzeba dokonaê konwersji pliku wynikowego w formacie JEDEC na SVF lub JAM-STAPL. Do tego celu s³uøy program impact (rys. 12), ktûry naleøy prze³¹czyê w tryb pracy File Mode (w menu opcja Mode). Format pliku wynikowego moøna wybraê w menu: Output>SVF File lub Out- O JTAG u słów kilka Typowe dla JTAG a procesy, tzn. testowanie i programowanie (konfigurowanie) układów z interfejsem JTAG przebiegają w podobny sposób. Najważniejsza różnica pomiędzy nimi polega na wykorzystaniu podczas testowania rejestrów ścieżki krawędziowej, a podczas programowania (konfigurowania) rejestrów ISP. Twórcy interfejsu JTAG przewidzieli możliwość jednoczesnego programowania lub testowania wielu układów. W takim przypadku należy je połączyć kaskadowo w łańcuch BST (ścieżki krawędziowej), jak to pokazano na poniżej. Każdy układ z interfejsem zgodnym ze standardem JTAG musi być wyposażony w 1 bitowy rejestr obejściowy (bypass). To właśnie dzięki temu rejestrowi istnieje możliwość operowa nia na układach dowolnie wybranych z całego łańcucha. Styk fizyczny interfejsu JTAG składa się z zaledwie 4 lub 5 pojedynczych, jednokierunkowych linii sygnałowych. Ciężar realizacji algorytmów sterujących wymianą informacji w łańcuchu JTAG jest rozłożony pomiędzy program sterujący pracą interfejsu oraz blok TAP wraz z elementami towarzyszą cymi, w które wyposażono układy ISP. Dzięki temu typowe programatory konfiguratory układów programowanych w systemie zawierają zazwyczaj tylko bufory zabezpieczające przed uszkodzeniem wyjścia portu równoległego komputera (LPT). Niektórzy producenci oferują także konwertery RS232 < >JTAG oraz nowocześniejsze konwertery USB< >JTAG, których jedną z zalet jest możliwość pracy plug&play. put>stapl File - w naszym przypadku obydwa formaty s¹ rûwnowaøne. Na fot. 13 pokazano ulokowanie z³¹cza JTAG na p³ytce zegara. Jak widaê, wszystkie sygna³y z³¹cza J2 zosta³y wyraünie opisane na p³ytce, co u³atwia do³¹czenie przewodûw. Z lewej strony tego z³¹cza widaê takøe jumper oznaczony 12/24H, za pomoc¹ ktûrego moøna zmieniaê tryb zliczania czasu przez zegar. Programowanie uk³adu U1 niesie ze sob¹ pewne niebezpieczeòstwo, poniewaø zegar nie jest odizolowany galwanicznie od sieci energetycznej. W przypadku wiíkszoúci klasycznych komputerûw PC, ich obudowy w przypadku üle wykonanej instalacji elektrycznej takøe mog¹ znaleüê sií na potencjale sieci, co grozi poraøeniem oraz uszkodzeniem zarûwno komputera, jak i elementûw zastosowanych w zegarze. Zagroøenia tego nie moøna bagatelizowaê, dlatego gor¹co zachícam do zastosowania do zasilania zegara (lub PC) transformatora bezpieczeòstwa 220 VAC/220 VAC, moøna pokusiê sií takøe o zast¹pienie go UPS-em, ewentualnie zamiast komputera stacjonarnego moøna zastosowaê notebooka zasilanego podczas programowania z wbudowanej baterii. Zaprogramowanie uk³adu U1 jest w zasadzie jedyn¹ czynnoúci¹, jak¹ trzeba wykonaê podczas uruchamiania zegara. W zaleønoúci od parametrûw zastosowanego kwarcu X1 moøe okazaê sií konieczne zmodyfikowanie pojemnoúci kondensatora C7 - czístotliwoúê pracy generatora z tranzystorem T30 powinna byê moøliwie bliska 32,768 khz. 48

List. 3. Opis połączeń pomiędzy elementami projektu w języku VHDL library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity zegar is port ( jm: inout std_logic_vector(9 downto 0 dzm: inout std_logic_vector(5 downto 0 dzh: inout std_logic_vector(2 downto 1 jh: inout std_logic_vector(9 downto 0 ster_dk, szybko_wy, wolno_wy: out std_logic; clk_ref, res, mode, clk_set, res_a, set_a: in std_logic end zegar; architecture behavioral of zegar is component licznik_jm port ( clk_o: out std_logic; res: in std_logic; outp: inout std_logic_vector(9 downto 0) end component licznik_jm; component licznik_dzm port ( clk_o: out std_logic; res: in std_logic; outp: inout std_logic_vector(5 downto 0) end component licznik_dzm; component licznik_h port ( res, mode: in std_logic; outp_j: inout std_logic_vector(9 downto 0 outp_dz: inout std_logic_vector(2 downto 1) end component licznik_h; component mux_2_1 port ( in0, in1, a : in std_logic; out_mux: out std_logic end component mux_2_1; component presk port ( szybko, wolno, wy_1_min, wy_1hz, wy_4hz: out std_logic; res, clk: in std_logic end component presk; signal a, d, clk_a, clk_min, clk_min_set: std_logic; signal clk_0, clk_1, int_1hz, int_4hz, nie_clk_a: std_logic; begin licz_j_minut: licznik_jm port map ( clk => clk_min_set, clk_o => clk_0, outp => jm licz_d_minut: licznik_dzm port map ( clk => clk_0, clk_o => clk_1, outp => dzm licz_h: licznik_h port map ( clk => clk_1, mode => mode, outp_j => jh, outp_dz => dzh mux_czasu: mux_2_1 port map ( in0 => clk_min, in1 => clk_set, out_mux => clk_min_set mux_dwukropka: mux_2_1 port map ( in1 => int_4hz, preskaler: presk port map ( szybko => szybko_wy, wolno => wolno_wy, wy_1_min => clk_min, clk => clk_ref, wy_1hz => int_1hz, wy_4hz => int_4hz -- przerzutnik D adresujacy multipleksery -- wybor trybu pracy: uwstawianie/czas d_ff: process (clk_a, res) begin if res = 1 then a <= 0 ; elsif clk_a = 1 and clk_a event then a <= d; end if; d <= not a; end process d_ff; -- przerzutnik RS likwidujacy drgania stykow clk_a <= 0 when res_a = 1 else 1 when set_a = 1 else clk_a; nie_clk_a <= 1 when res_a = 1 else 0 when set_a = 1 else clk_a; end behavioral; K³opoty z generatorem Wykona³em dwa egzemplarze zegara, podczas uruchamiania ktûrych okaza³o sií, øe generator sygna³u wzorcowego jest bardzo czu³y na parametry oscylatora kwarcowego X1. Praktycznie w obydwu przypadkach konieczne by³o wyselekcjonowanie kwarcu, ktûry wzbudza³ generator. Aby unikn¹ê problemûw podczas uruchamiania powsta³ znacznie stabilniejszy generator, ktûrego schemat elektryczny pokazano na rys. 14. Jest to - jak widaê - klasyczny generator z niebuforowanym uk³adem CMOS typu 4069. Sygna³ z wyjúcia generatora jest buforowany przez inwerter U1B, a pozosta³e inwertery nie s¹ wykorzystywane i maj¹ wejúcia zwarte do masy. Do regulacji czístotliwoúci pracy generatora s³uøy trymer C3. Schemat montaøowy generatora oraz sposûb zainstalowania na p³ytce drukowanej (za pomoc¹ piíciu pojedynczych szpilek ìgold-pinî o d³ugoúci 17 mm) pokazano na rys. 15. W przypadku zastosowania generatora z rys. 14 na p³ytce g³ûwnej nie montujemy elementûw: T30, R39, R40, R41, X1, C7 i C9. Modyfikacje U1 Dzia³anie uk³adu U1 (ìsercaî zegara) zosta³o opisane w jízyku VHDL (komplet ürûde³ opublikowaliúmy na CD-EP2/2003B). DziÍki zastosowaniu niezwykle elastycznego uk³adu PLD, ktûrego dzia³anie jest modelowane za pomoc¹ jízyka opisu sprzítu, kaødy z CzytelnikÛw moøe samodzielnie zmodyfikowaê jego dzia³anie lub zwiíkszyê moøliwoúci zegara. PokaøÍ teraz prosty Fot. 13. Umieszczenie złącza JTAG na płytce zegara przyk³ad modyfikacji opisu, co spowoduje zmianí sposobu sygnalizowania prze³¹czenia zegara w tryb ustawiania czasu. W modelowych egzemplarzach podczas normalnego zliczania czasu dwukropek miga z czístotliwoúci¹ 1 Hz, natomiast po prze- ³¹czeniu w tryb ustawiania czasu zaczyna³ migaê z czístotliwoúci¹ 4 Hz (zgodnie ze schematem blokowym z rys. 6 - EP2/2003). Za prze³¹czanie sygna³u steruj¹cego dwukropkiem odpowiada multiplekser mux_dwukropka (list. 3). ZwrÛÊmy uwagí na poniøszy fragment tego listingu: mux_dwukropka: mux_2_1 port map ( in1 => int_4hz, Wejúciu in1 multilpeksera jest przypisany sygna³ o nazwie int_4hz, pobierany z wyjúcia clk_4_hz preskalera czístotliwoúci wzorcowej. ProponujÍ zmieniê sposûb sygnalizowania prze³¹cze- Rys. 14. Schemat elektryczny zmodyfikowanego generatora wzorcowego 49

Rys. 15. Sposób montażu generatora wzorcowego nia w tryb ustawiania - zamiast szybkiego migania dwukropek bídzie sií úwieci³ na sta³e. Wymaga to wprowadzenia jednej zmiany w opisie sposobu przy³¹czenia multipleksera mux_dwukropka, jak to pokazano na listingu poniøej: mux_dwukropka: mux_2_1 port map ( in1 => '1', -- ^Tu wprowadzono zmiane! Kaøda wprowadzona zmiana wymaga oczywiúcie ponownego skompilowania opisu i zaprogramowania uk³adu U1. Likwidacja zak³ûceò Podczas eksploatacji zegara w warunkach domowych wp³yw zak³ûceò wystípuj¹cych w sieci energetycznej na jego dzia³anie by³ trudny do wychwycenia. Smutna prawda objawi³a sií po przeprowadzeniu kilku prûb w úrodowisku semi-przemys³owym, gdzie do linii zasilaj¹cych s¹ do³¹czone silniki duøej mocy, lampy sodowe i úwietlûwki z zap³onnikami bimetalicznymi, a takøe impulsowe regulatory mocy. Zak³Ûcenia wystípuj¹ce w liniach zasilaj¹cych powodowa³y, øe zegar doúê zmienia³ swoje ustawienia, czísto uk³ad U1 ìzawiesza³ siíî. Okaza³o sií, øe doskona³ym lekarstwem na problemy tego typu by³o zastosowanie w li- niach zasilaj¹cych specjalnego d³awika odk³ûcaj¹cego (rys. 16), ktûry zosta³ wymontowany ze starego zasilacza z PC. Cech¹ charakterystyczn¹ tego d³awika jest to, øe ma dwa uzwojenia nawiniíte wspû³bieønie i symetrycznie na jednym rdzeniu, co znakomicie likwiduje zak³ûcenia impulsowe. Alternatywnym wyjúciem moøe byê zastosowanie gniazda sieciowego z wbudowanym filtrem LC (dostípne m.in. w Elfie i TME). Piotr Zbysiñski, AVT piotr.zbysinski@ep.com.pl W artykule wykorzystano zdjícia i informacje pochodz¹ce ze stron: - http://www.webx.dk/oz2cpu/index.htm, - http://www.arttec.net/art/relevators.html, - http://www.amug.org/~jthomas/ieeenix.html, - http://w1.871.telia.com/~u87127080/ ind/z560m.htm, - http://www.mif.pg.gda.pl/homepages/ frank/sheets/084/z/z560m.pdf. Wzory p³ytek drukowanych w formacie PDF s¹ dostípne w Internecie pod adresem: http://www.ep.com.pl/?pdf/marzec03.htm oraz na p³ycie CD-EP3/2003B w katalogu PCB. Rys. 16. Sposób włączeani dławika odkłócającego w linię zasilania 50