A B C D J HEADER C 0u C 0u IC IC 0 VD IN GND IN 0 R R R R0 SW SW DIP- R R R R INT BNC R RES R RES MASH BNC C0 0u C 0u RS RS RS RS RS RS RS RS RS RS RS RS RS RS C 0uT C 0uT C 00n VA R0 RES VD C 00n R0 RES C 00n VD RS RS RS RS RS RS RS C 00n R k R k R k % IC DI0 DI DI DI DI DI DI DI ILE XFER CS WR WR DAC0 C 00n C 00n C R k p C p I I VREF RFB GNDD GNDD R % C 00n 0 0 ICA OPA0 ICA OPA0 DZ,V ref C 00n VA VD C 00n 0Hz FILTER R k R R0 k % R R k R k 0 S S S S S S S S R R C p R k % R p R R0 RESET SW-PB SW SW DIP- S S S S S S S S S S C 00n C u C 00n C0 00n C R k C 00n ICB OPA0 R C 00n ICB OPA0 ICA OPA0 0 S S S S S S S S R C 00n S R JP HEADER R k IC RESET MR WDO PFO WDI PFI GND ADM0 S S S R C 00n R SW SW DIP- R C 00n C 00n S R S R C 00n C 00n R OPA0 VA VD ICB C 00n IC INT_I 0 MASH_I S S S0 S SMODI SMODO SMODI SMODO S S S S ICA HCU0N C p X MHz C 00n 0 Reset CLK SDC_O00 SDC_O0 SDC_O0 SDC_O0 SDC_O0 SDC_O0 SDC_O0 SDC_O0 SDC_O0 SDC_O0 SDC_O0 SDC_O VP T VP VDCP VDCM GNDD VREF GNDD SHMERECK0 R0 M L C p T 0p uh IC PSE Q J Q J Q J Q J BORR SNLSN () IC OPA0 0 0 0 SC00 SC0 SC0 SC0 SC0 SC0 SC0 SC0 SC0 SC0 SC0 SC ICB HCU0N S S S S ACH ACH ACH ACH DIO 0 DIO0 DIO DIO SC0 SC0 SC0 SC0 SC0 SC SC0 SC0 SC0 SC0 SC0 SC00 SMODO JP IC PSE Q J Q J Q J Q J BORR SNLSN () IC IN. IN. IN. IN. IN. IN. IN. IN. EN EN LS IC IN. IN. IN. IN. IN. IN. IN. IN. EN EN LS ICC HCU0N ICD HCU0N 0 ACH ACH0 ACH ACH ACH ACH ACH ACH ACH ACH ACH ACH0 DIO S S SMODI Title Size A IC PSE Q J Q J Q J Q J BORR SNLSN () Number ACH0 ACH ACH ACH ACH ACH ACH ACH AISENSE DAC AOGND DIO0 DIO DIO HEADER Fout=F/{*[n(IC)+]*[n(IC)+]*[n(IC)+]*[n(IC)+]} S S S S O. O. O. O. O. O. O. O. O. O. O. O. O. O. O. O. ICE 0 HCU0N ICF HCU0N DIO +V EXTSTR PFI/TRIG PFI/GPCTR_S GPCTR_O PFI/WFTRIG PFI/GPCTR0_O GPCTR0_O S S S S FREQ 0 0 0 0 0 HEADER X Date: 00-0- Sheet of File: E:\Projekty\..\Previous Backup of schemat.schdrawn By: 0 J 0 IC0 D D CLR CLR CLK CLK SET SET SNLSN IC PSE Q J Q J Q J Q J BORR SNLSN () Q Q Q Q ACH ACH ACH0 ACH ACH ACH ACH ACH DAC0 DIO DIO DIO DIO +V SCANCLK PFI0/TRIG PFI/CONV PFI/GPCTR_G PFI/UPDATE PFI/STARTSCAN PFI/GPCTR0_G FREQ_ AOGND Revision A B C D Katedra Mikroelektroniki i Technik Informatycznych Politechniki Łódzkiej Projekt schematu ideowego () PakiedyCAD/EDA w praktyce inżynierskiej Realizacja schematu ideowego polega na przetłumaczeniu poszczególnych elemetów schematu blokowego na język elektroniki, czego wynikiem jest schemat połączeń różnego typu elementów podzespołów elektronicznych oraz elektryczno-mechanicznych. Niekiedy, wygodnie jest przedstawić schemat każdego bloku funkcjonalnego na osobnej karcie. GND dr inż. Piotr Pietrzak pietrzak@dmcs.pl pok., tel. 0 www.dmcs.p.lodz.pl Opracowanie schematu ideowego wymaga przyjęcia pewnych rozwiązań układowych. Oprócz wyboru elementów aktywnych (diod, tranzystorów, układów ) i konfiguracji ich pracy, konieczne jest wyznaczenie parametrów pozostałych elementów układu. Konfiguracja PCB siatki Siatka obwodów drukowanych jest układem linii poziomych i pionowych rozmieszczonych w stałych odległościach od siebie ułatwiających rozmieszczanie komponentów i prowadzenie ścieżek. Podstawowaodległość między liniami(raster, podziałka siatki) wynosi:,00 mm dla siatki metrycznej,0 mm dla siatki calowej(00mil) Siatka Podstawowa Pośrednia Wtórna Wartość rastra [mm] w układzie metrycznym calowym,00,0 0,,0,0 0, Konfiguracja PCB siatki Widoczność siatek Szybka konfiguracja wybranych parametrów siatki globalnej(g, L) Konfiguracja parametrów aktualnie wykorzystywanej siatki Manager siatek(dodawanie siatek użytkownika, siatki dla podzespołów, siatki polarne) Opcje siatek dostępne w opcjach dokumentu Praktyczne aspekty korzystania z siatek w czasie rozmieszczania podzespołów oraz ścieżek obwodu drukowanego Ścieżki prowadzi siępo liniach siatki. Zmiany kierunku przebiegu ścieżek dokonuje się w węzłach siatki. Stosowanie siatki ułatwia montażelementów elektronicznych na płytkach. Konfiguracja PCB zarządzanie warstwami Warstwy (Layers) serwera PCB reprezentują fizyczną lub logiczną powierzchnię, na której umieszczane są obiekty Menu Board Layers and Colors umożliwia określenie widoczności poszczególnych warstw w czasie edycji dokumentu PCB Filtrowania warstw względem typów można dokonywać przy użyciu polecenia Manage Layer Sets W projekcie mogą występować: warstwy elektryczne sygnałowe () i płaszczyznowe () mechaniczne ogólnego przeznaczenia() specjalne sitodruku, masek, past, wierceń, rejonów zabronionych układu wielowarstwowego, łącząca, błędów DRC, siatek, otworów Konfiguracja PCB zarządzanie warstwami` Określenia liczby używanych warstw elektrycznych oraz grubości warstwy miedzi dla każdej z nich dokonuje się w Layer Stack Manager Nowe warstwy (Layer) i płaszczyzny (Plane) dodawane są zawsze pod aktualnie wybraną warstwą(poza Bottom Layer) Warstwy Top Layer i Bottom Layer występują zawsze, także w przypadku projektu płytki drukowanej jednowarstwowej.
Konfiguracja PCB reguły projektowe Reguły projektowe określają zasady, które muszą być przestrzegane podczas realizacji obwodu drukowanego. Ich przestrzeganie gwarantuje poprawność wykonania projektu i poprawną realizację płytki przez producenta. W środowisku Altium wbudowane są narzędzia, służące do weryfikacji zgodności projektu ze zdefiniowanymi uprzednio regułami, działające on-line, w trakcie procesu projektowania. Reguły projektowe należy określić przed przystąpieniem do prac projektowych. Ich zmiana w trakcie realizacji projektu może wymagać ponownego poprowadzenia wszystkich połączeń. W systemie Altium Designer można zdefiniować wiele reguł tego samego typu odnoszących się do różnych obiektów lub klas obiektów Konfiguracja PCB reguły projektowe elektryczne Ścieżki należące do różnych sieci nie mogą się krzyżować na tej samej warstwie Minimum 0, mm odległości między padami i ścieżkami na warstwie miedzi Nie może występować nieciągłość ścieżki Wybór warstw sygnałowych, na których będą realizowane połączenia Jednoznacznie określona czytelność warstw(najlepiej za pomocą literki R umieszczonej poza obrysem płytki) Grubości ścieżek minimum 0, mm (dotyczy również warstwy opisowej) Linie obróbki mechanicznej grubości 0, mm Opisy elementów (wykonane ścieżkami prowadzonymi na warstwie opisowej) powinny być tak przygotowane, aby ścieżki nie przechodziły przez punkty lutownicze Sposób zmiany kierunku ścieżek oraz odległość tej zmiany od punktu prostopadłego przecięcia ścieżek powinny zostać określone Przelotki (via) definiowane osobnym wiertłem min. średnica 0, mm Średnice otworów podawane jako średnice finalne,jakie zamawiający chce otrzymać Pady większe od średnic o minimum0,mm na stronę W niektórych przypadkach nie jest wskazane umieszczanie przelotek na padach Autorouter prowadzi ścieżki w kolejności określonej przez wartość Routing Priority Dla Autoroutera należy określić strategię dla topologii realizowanych połączeń Konfiguracja PCB reguły projektowe dla wytwarzania Średnice otworów podawane jako średnice finalne, jakie zamawiający chce otrzymać Pady większe od średnic o minimum 0,mm na stronę Maksymalna liczba użytych narzędzi: Otwory niemetalizowane bez padów lub przynajmniej z padem mniejszym od finalnej średnicy otworu Niedopuszczalne jest umieszczanie otworów nakładających się na siebie Jeśli występująotwory metalizowane iniemetalizowaneo tej samej średnicy to należy definiować je osobnym narzędziem
Reguły projektowe powierzchnie ekranów i zasilania Reguły projektowe metody weryfikacji Należy określić parametry połączenia padu z powierzchnią miedzi oraz odległość od padów należących do innych sieci Wybrane reguły mogą być sprawdzane w czasie projektowania (on-line) lub poprzez uruchomienie weryfikacji poprawności płytki obwodu drukowanego przez użytkownia. Biblioteki elementów PCB rozkłady pół (footprints) Biblioteki elementów PCB Rozkład(mapa) pól (footprint) stanowi fizyczne powiązanie wyprowadzeń symbolicznej reprezentacji komponentu na schemacie ideowym z wyprowadzeniami jego rzeczywistej realizacji w postaci obudowy Biblioteki elementów PCB przykłady rozkładów pól Rezystory, kondensatory i diody: Biblioteki elementów PCB przykłady rozkładów pól Kondensatory tantalowe Rezystory, kondensatory i diody MELF: Elementy aktywne SOT Układy MSOP (raster) Układy SO
Biblioteki elementów PCB przykłady rozkładów pól Układy QFP (raster) Układy TSOP (raster) SO Small Outline SOM -Small Outline Medium SOL - Small Outline Large SOP - Small Outline Package (SO) SOJ and SOLJ -Small Outline J-Lead VSOP - Very Small Outline Package SSOP -Shrink Small Outline Package QSOP - Quarter Small Outline Package TSOP - Thin small outline package PLCC - Plastic Leaded Chip Carrier LCC (LCCC)- Leadless Ceramic Chip Carrier FP -flat pack QFP -Quad Flat Pack PQFP -Plastic Quad Flat Pack CQFP - Ceramic Multilayer QFP CERQUAD - Ceramic Quad Flat Pack MQUAD -Metal Quad Flat Pack MQFP -Metric Quad Flat Pack TQFP -Thin Quad Flat Pack TAPEPAK - Molded Carrier Ring BQFP -Bumpered Quad Flat Pack LQFP -Low Quad Flat Pack Bibliografia(wybrane pozycje) TopLine Corporation, www.topline.tv WALSIN Technology Corporation, www.passivecomponent.com Ryszard Kisiel, Montaż powierzchniowy - podstawy projektowania i technologii, Krajowa Izba Gospodarcza Elektroniki i Telekomunikacji Biblioteki elementów PCB realizacja Projekt obrysu obudowy elementu można wykonać ręcznie lub posłużyć się jednym z dwóch kreatorów W przypadku ręcznej edycji reprezentacji obudowy komponentu należy skorzystać z tych samych narzędzi, które stosowane są w edytorze PCB Rozkład wyprowadzeń oraz opis obudowy elementu zawsze wykonujemy dla warstwy Top bez względu na to, na której warstwie element zostanie umieszczony w projekcie Środek pierwszego wyprowadzenia komponentu powinien mieć współrzędne 0,0 Istnieje możliwość wyekstrahowania biblioteki PCB z istniejącego projektu Biblioteki elementów PCB realizacja Component Wizard Umożliwia zautomatyzowane zaprojektowanie reprezentacji graficznej wszystkich najpopularniejszych obudów zarówno przeznaczonych do montażu powierzchniowego, jak i przewlekanego
Biblioteki elementów PCB realizacja IPC Footprint Wizard Institute for Printed Circuits (IPC) opracował standard Generic Requirements for Surface Mount Design and Land Pattern Standard, który stanowi próbę standaryzacji rozkładu pół dla elementów dla elementów przeznaczonych do montażu przewlekanego. IPC Footprint Wizard pozwala wykonać projekt rozkładu pół dla układów typu SO, BGA i PQFP Od schematu do obwodu drukowanego Do realizacji obwodu drukowanego można przystąpić po kompilacji schematu ideowego układu i weryfikacji jego poprawności Nową płytkę obwodu drukowanego można utworzyć ręcznie lub korzystając z kreatora Przeniesienia elementów oraz konfiguracji połaczeń można dokonać zarówno z poziomu programu Schematic, jak i PCB przy użyciu polecenia Update PCB Document... lub Import Changes From... z menu Design Przydatnym narzędziem umożliwiającym nawigację po realizowanym projekcie płytki obwodu drukowanego jest panel roboczy PCB