Weryfikacja pomiarowa bloków funkcjonalnych CMOS układu scalonego VLSI sieci oscylatorów do segmentacji obrazów binarnych

Transkrypt

1 Jacek Kowalski Michał Strzelecki Instytut Elektroniki Politechnika Łódzka ul. Wólczaska 223, Łód Weryfikacja pomiarowa bloków funkcjonalnych MOS układu scalonego VLSI sieci oscylatorów do segmentacji obrazów binarnych Słowa kluczowe: analogowe układy MOS, ASI, sie oscylatorów, segmentacja obrazów STRESZZENIE W artykule przedstawiono wyniki pomiarów podstawowych bloków funkcjonalnych układu scalonego MOS VLSI sieci synchronizowanych oscylatorów do segmentacji obrazów binarnych oraz porównano je z wynikami symulacji. Uzyskano dobr zgodno wyników pomiarów z wynikami symulacji programem Spectre. Układ scalony sieci synchronicznych oscylatorów został wykonany w technologii AMIS 0.35µm 035M-D 5M/1P. 1. WPROWADZENIE elem artykułu jest przedstawienie najwaniejszych wyników pomiarów analogowych bloków funkcjonalnych układu scalonego MOS VLSI sieci synchronizowanych oscylatorów (SSO) do segmentacji obrazów binarnych oraz porównanie ich z wynikami symulacji wykonanymi za pomoc programu Spectre. Program ten jest standardowym wyposaeniem pakietu do projektowania układów scalonych ADENE v /03/2002. Do symulacji wykorzystano nominalne wartoci parametrów tranzystora MOS modelu BSIM3v3.3 Level 53. Układ scalony został wykonany w technologii AMIS 0.35µm 035M-D 5M/1P. W strukturze układu scalonego, oprócz SSO, zaimplementowano 3 struktury testowe. Umoliwiaj one wykonanie pomiarów charakterystyk przejciowych D odpowiednich wzmacniaczy transkonduktancyjnych tworzcych struktur oscylatora MOS i układu wejciowego z pamici oraz pozwalaj na obserwacj oscyloskopow drga relaksacyjnych w odseparowanym oscylatorze. Segmentacja, polegajca na podziale obrazu na rozłczne obszary (majca na celu wydzielenie np. obiektów obrazu od tła), jest jednym z waniejszych etapów przetwarzania obrazów. Metody segmentacji obrazów z wykorzystaniem sieci synchronizowanych oscylatorów okazały si skuteczne m.in. w przypadku segmentacji binarnych obrazów biomedycznych [9] oraz obrazów dokumentów [10]. Opis działania takiej sieci dla celów segmentacji zaproponowano m.in. w [2]. Kady oscylator sieci odpowiada jednemu punktowi IV Krajowa Konferencja Elektroniki 1

2 obrazu, jak pokazano na rys. 1 oraz jest połczony z czterema ssiadami za pomoc wag W ij (poza oscylatorami brzegowymi) oraz z globalnym układem hamujcym GI. Oscylatory reprezentujce dany obiekt obrazu synchronizuj si. Zadaniem globalnego układu hamujcego (ang. Global Inhibitor, GI) jest zapewnienie desynchronizacji pomidzy grupami oscylatorów reprezentujcych róne obiekty. Rys. 1. Architektura sieci oscylatorów Realizacja sprztowa SSO [1, 3, 4] pozwala na szybsze wykonanie segmentacji obrazu w porównaniu do metod opartych na symulacji komputerowej. Równoległa struktura sieci bardzo dobrze nadaje si do takiego zadania. 2. UKŁAD MOS OSYLATORA Aby umoliwi realizacj fizyczn oscylatora MOS z zastosowaniem wzmacniaczy transkonduktancyjnych OTA [5] w pracach [6-8] zaproponowano model matematyczny oscylatora wykorzystujcy funkcje tangens hiperboliczny. Model ten jest opisany za pomoc nastpujcego układu nieliniowych równa róniczkowych: dv1 1 A tanh ( av1 ) I B tanh( bv1 ) I tanh( cv2 ) I E + I (1) osc dt dv ( dv ) I ( cv ) 2 2 I D tanh 1 tanh = (2) dt gdzie V 1 jest zmienn pobudzajc, V 2 zmienn hamujc, za I A, I B, I, I D, I E, 1, 2, a, b, c, d s stałymi parametrami. I osc jest całkowitym zewntrznym pobudzeniem oscylatora, w najprostszym przypadku zalenym od jasnoci danego punktu obrazu. Schemat obwodowy tego modelu oscylatora przedstawia rys. 2. Przy załoeniu amplitudy oscylacji zmiennej pobudzajcej A V1 =0.5V oraz biorc pod uwag napiciowe i prdowe ograniczenia dla technologii AMIS 0.35µm wybrano nastpujce wartoci parametrów: I A =1.2µA, I B =2µA, I =2µA, I D =2µA, I E =2.5µA, a=10, b=2.44, c=2.44, d=500, 1 =15fF, 2 =1.1pF. 2 Rys. 2. Model obwodowy oscylatora Na podstawie modelu obwodowego oscylatora z rys. 2 został zaprojektowany układ MOS z wykorzystaniem wzmacniaczy transkonduktancyjnych OTA. Schemat układu przedstawia na rys. 3. Tranzystory M1-M5 realizuj funkcj I A tanh( av 1 ), tranzystory M9-M13 - funkcj I B tanh( bv 1 ), M14-M21 dwie funkcje I tanh( cv 2 ), tranzystory M6-M8 i M22-M26 2

3 funkcj ( ) I D tanh dv 1, za tranzystor M27 jest zwierciadłem prdowym prdu polaryzacji oscylatora I E. Rys. 3. Schemat układu MOS oscylatora Wymiary geometryczne tranzystorów zostały tak dobrane, aby pracowały one stale w zakresie nasycenia przy przyjtej wartoci amplitudy oscylacji. W celu zaoszczdzenia powierzchni płytki krzemowej, kondensator 2 został zaimplementowany wykorzystujc pojemnoci bramek dwóch tranzystorów M2A i M2B. Poniewa kanały tych tranzystorów pracuj w sposób cigły w obszarze silnej inwersji, zastpcza pojemno takiej struktury jest liniowa w zakresie przyjtych amplitud oscylacji obydwu zmiennych stanu V 1 i V 2. Kondensator 1 został zaimplementowany jako suma pojemnoci pasoytniczych pomidzy metalizacj i podłoem pojemno 1parasitic na rys WYNIKI POMIARÓW UKŁADU OSYLATORA Rysunek 4a przedstawia przebiegi oscylacji zmiennych stanu V 1, V 2 oraz przebieg V 3 zaobserwowane dla przypadku, gdy I E =1.5µA. Przebieg napicia V 3 jest zbinaryzowanym przebiegiem V 1 z progiem równym zero. Wszystkie pomiary wykonano przy symetrycznym zasilaniu V DD =1.65V i V SS =-1.65V. Rys. 4. Przebiegi oscylatora MOS, -pomiar, -symulacja Rysunek 4b przedstawia wyniki symulacji działania oscylatora z wykorzystaniem programu Spectre. Do symulacji został wykorzystany model tranzystora MOS BSIM3v3.3 Level 53 oraz zostały uwzgldnione wszystkie pojemnoci pasoytnicze layoutu oscylatora. Wykorzystujc zaimplementowan w układzie scalonym SSO struktur testow, której schemat ideowy jest przedstawiony na rys. 5, wykonano pomiary charakterystyk przejciowych D odpowiednich grup wzmacniaczy OTA realizujcych oscylator MOS. IV Krajowa Konferencja Elektroniki 3

4 Rys. 5. Schemat struktury testowej do pomiaru charakterystyk D w oscylatorze MOS Do wejcia INP tej struktury podłczono generator wolnozmiennego przebiegu sinusoidalnego i obserwujc prdy wyj OABE, OD oraz O zmierzono charakterystyki przejciowe D. Przedstawiona na rys. 6a charakterystyka przejciowa D o kształcie litery S została zmierzona przy załoeniu I E =0, wykorzystujc wyjcie struktury testowej OABE (rys. 5). Realizuje ona funkcj f AB A tanh( av1 ) I B tanh( bv1 ). Druga charakterystyka przejciowa realizuje funkcj f D D tanh( dv 1 ) i została zmierzona wykorzystujc wyjcie struktury testowej OD. Rys. 6. harakterystyki przejsciowe D realizujce funkcje f AB i f D, -pomiar, -symulacja Analogiczne wyniki symulacji programem Spectre s zaprezentowane na rys 6b. Rezultat pomiaru charakterystyki f tanh( cv 2 ) wykorzystujc wyjcie O struktury testowej z rys. 5 jest przedstawiony na rys. 7a. Rys. 7. harakterystyka przejsciowa D realizujca funkcj f, -pomiar, -symulacja Analogiczny wynik symulacji programem Spectre jest pokazany na rys. 7b. 4. POMIARY UKŁADU WEJIOWEGO MOS Schemat układu wejciowego do akwizycji jasnoci piksela obrazu pokazano na rys. 8. Kiedy tranzystory M51 i M52 s włczone, nastpuje ładowanie pojemnoci bramek 4

5 tranzystorów M53 i M54 do wartoci napicia wejciowego V in odpowiadajcego jasnoci piksela obrazu. Rys. 8. Schemat układu wejciowego MOS Jeeli co najmniej jeden z tranzystorów M51 i M52 jest wyłczony, warto napicia wejciowego jest zapamitywana na pojemnociach bramek tranzystorów M53 i M54, nastpnie to napicie ulega konwersji na prd z wykorzystaniem wzmacniacza OTA (tranzystory M55 M59). Wyjcie o tego wzmacniacza jest połczone z wzłem V1 odpowiadajcemu zmiennej V 1 oscylatora w danej komórce. Tranzystor M57 pracuje jako ródło prdowe o typowej wydajnoci I G =1µA. Dla obrazów binarnych prd wyjciowy I out przyjmuje wartoci +I G (piksel reprezentujcy obiekt obrazu) lub I G (piksel tła). W kadej komórce bramki tranzystorów M51 i M52 s sterowane przez rejestry przesuwne horyzotalny i wertykalny podczas wprowadzania obrazu wejciowego. harakterystyk przejciow D I out (V in ) układu wejciowego zmierzon przy włczonych tranzystorach M51, M52 przedstawia rys. 9a. W porównaniu do charakterystyki otrzymanej drog symulacji komputerowej programem Spectre (rys. 9b) zmierzona charakterystyka posiada niewielki offset oraz nasyca si przy prdzie nieco poniej 1µA. Rys. 9. harakterystyka D I O (V inp ) konwersji napicia wejciowego V inp w prd I O dla układu wejciowego -zmierzona, -wynik symulacji programem Spectre Rysunek 10 przedstawia przebiegi czasowe obserwowane podczas pomiaru czasu pamitania układu wejciowego. Górny przebieg V in przedstawia sygnał wejciowy. Sygnał ten jest opóniony wzgldem sygnałów przełczajcych SH i SV (rys. 8) tak, aby w czasie wyłczania tranzystorów M51, M52 przebieg V in miał jeszcze stan wysoki. Dolny przebieg przedstawia prd wyjciowy po konwersji. Mona zauway, e stan wysoki jest pamitany przez około 4 sekundy, po czym nastpuje utrata ładunku zgromadzonego w bramkach tranzystorów M53, M54 przez złcze podłoowe tranzystora M52 tak, e po czasie około 10 sekund stan ten zmienia si na niski. IV Krajowa Konferencja Elektroniki 5

6 Rys. 10. Wynik obserwacji oscyloskopowej podczas pomiaru czasu pamitania układu wejciowego 5. WNIOSKI Wykonano szereg pomiarów charakterystyk D wzmacniaczy transkonduktancyjnych OTA tworzcych struktur oscylatora MOS i układ wejciowy z pamici oraz zaobserwowano drgania relaksacyjne w odseparowanym oscylatorze. Uzyskano dobr zgodno wyników pomiarów z wynikami symulacji programem Spectre. Wyniki pomiarów nie tylko były przydatne do opracowania wymaganego raportu dla Europractice, lecz bd pomocne przy projektowaniu specjalnego modułu testowego SSO do segmentacji obrazów binarnych. Moduł ten bdzie połczony z pomiarow kart PI w komputerze P. Program sterujcy opracowany w rodowisku LabVIEW pozwoli na wprowadzenie obrazu wejciowego do układu SSO oraz na wizualizacj wyników segmentacji obrazu. PODZIKOWANIA Niniejsza praca powstała w ramach grantu MNiI Realizacja układowa MOS VLSI sieci synchronicznych oscylatorów dla celów segmentacji obrazów binarnych nr 4T11B04125 BIBLIOGRAFIA [1] H. Ando, T. Morie, M. Nagata, A. Iwata, A nonlinear oscillator network for gray-level image segmentation in PWM/PPM circuits for its VLSI implementation, IEIE Trans. Fundamentals Electron., ommn. omput. Sci., E83A, pp , [2] E. esmeli, D. Wang, Texture Segmentation Using Gaussian-Markov Random Fields and Neural Oscillator Networks, IEEE Trans. on Neural Networks, 12, pp , [3] J. osp, J. Madrenas, Scene Segmentation Using Neuromorphic Oscillatory Networks, IEEE Trans. on Neural Networks, 14, No. 5, September 2003, pp [4] J. osp, J. Madrenas, E. Alarcón, E. Vidal, G. Villar, Synchronization of Nonlinear Electronic Oscillators for Neural omputation, IEEE Trans. on Neural Networks, 15, No. 5, September 2004, pp [5] J. Kowalski, T. Kacprzak, Analiza i projektowanie sieci neuronowych komórkowych realizowanych w technice układowej wzmacniaczy transkonduktancyjnych jedno- i wielowejciowych, Kwartalnik Elektroniki i Telekomunikacji, 47, Zeszyt 1, pp , [6] J. Kowalski, M. Strzelecki Projekt realizacji MOS sieci oscylatorów do segmentacji obrazów binarnych, II KKE 2003, Materiały Konferencji, Kołobrzeg, tom 1/2, pp , [7] J. Kowalski, M. Strzelecki, A. De Vos, Relaxation Oscillator ircuit Design for Image Segmentation, Workshop Proceedings of IEEE Signal Processing 2004, pp.27 31, 24 th September 2004, Pozna. [8] M. Strzelecki, J. Kowalski, Model układowy MOS oscylatora do segmentacji obrazów, I KKE 2002, Materiały Konferencji, Kołobrzeg Dwirzyno, tom 1/2, pp , [9] M. Strzelecki, P. Liberski, A. Zalewska: Segmentation of Mast ell Images Using network of Synchronised Oscillators, Proc. of the Int. onf. of Informatics for Health are, Sept., Lithuania, pp , [10] M. Strzelecki, Pattern Recognition Using Network of Synchronised Oscillators, Int. Proc. of Int. onf. of omputer Vision and Graphics, 2, September, Zakopane, pp ,