SZYNA ADRESOWA JEDNOSTKA CENTRALNA CPU SZYNA DANCH SZYNA ADR. JEDNOSTKA CENTRALNA PROGRAMU CPU SZYNA KODU PROGRAMU

Transkrypt

1 Mikroprocesorowe przetworniki A/C i C/A PAMIĘĆ PROGRAMU i PAMIĘĆ DANYCH SZYNA ADRESOWA SZYNA DANCH JEDNOSTKA CENTRALNA CPU b. Architektura Harvardzka (podwójna pamięć) PAMIĘĆ PROGRAMU SZYNA ADR. PROGRAMU SZYNA KODU PROGRAMU JEDNOSTKA CENTRALNA CPU SZYNA ADR. DANYCH SZYNA DANCH PAMIĘĆ DANYCH c. Architektura super-harvardzka (podwójna pamięć, pamięć podręczna instrukcji, kontroler WE/WY) PAMIĘĆ PROGRAMU SZYNA ADR. PROGR. CPU SZYNA ADR. DANYCH PAMIĘĆ DANYCH SZYNA PROGR. instrukcje pam. podręcznej SZYNA DANYCH instrukcje i drugorzędne dane Kontroler I/O DANE i STEROWANIE DANE Urządzenie I/O np. przetwornik A/C Wejścia analogowe

2 Architektura procesorów Intel 80C51 Przerwania zewnętrzne IRQ4 IRQ3 0023H 001BH Kontr. Przerwań 4k ROM 128 RAM Timer 0 Timer 1 We0 We1 IRQ2 IRQ1 0013H 000BH CPU Reset IRQ0 0003H 0000H Osc Kontr. Magistral Porty WE/WY SIO 80C51 P1 P0 EPROM TxD RxD Organizacja pamięci P0 P2 Adresy/Dane P1 P3 P3 ALE P2 Latch OE ADDR 1. System przerwań (wektor przerwań) 2. Dołączenie zewnętrznej pamięci programu.

3 Organizacja pamięci programu: Przestrzeń pamięci programu ROM Organizacja pamięci programu ROM FLASH/EE (big memory) 0FFFFh Zewn. EPROM obszar kodu programu ładującego producenta obszar kodu programu ładującego użytkownika 2 kb 6 kb 0FFFFh 0F800h 0F7FFh 0E000h 0DFFFh EA=1 Wewn. x kb FLASH/EE 01FFFh EA=0 Zewn. x kb 62kB kodu użytkownika obszar kodu programu użytkownika 56 kb 0000h 0000h PSEN

4 Organizacja pamięci danych 0FFFFFFh 0FFFFFFh Obszar zewnętrznej pamięci danych (24-bit adres) Obszar zewnętrznej pamięci danych (24-bit adres) h h 2 kb wewn. pamięci danych CFG8xx.0=0 CFG8xx.0=1 Model programowy mikrosystemu 62kB reprogr. nieulotnej pamięci programu FLASH/EE Rdzeń 8051/ bajty RAM obszar 128- bajtów rejestrów specjalnych SFR 4 kb reprogr. nieulotnej pamięci danych FLASH/EE 8-kanałowy 12-bitowy przetwornik A/C inne urządzenia peryferyjne: czujnik temp. 2 x 12-bit C/A WDT PSM TIC

5 Architektura procesorów ARM ARM to skrót od: Advanced RISC Machine (RISC -Reduced Instruction Set Computers)

6 SPECJALIZOWANE MODUŁY ZEGARÓW/LICZNIKÓW CT0I Int CT1I Int CT2I Int CT2I Int CTI0 CTI1 CTI2 CTI3 CT0 CT1 CT2 CT3 off f osc T2 1/12 Prescaler T2 Licznik przerwanie od 8-bitowego przepełnienia przerwanie od 16-bitowego przepełnienia RT2 T2ER zezwolenie zewn. zerowania magistrala 16-bitowa S S S S S S TG TG STE R R R R R R T T RTE P4.0 P4.1 P4.2 P4.3 P4.4 P4.5 P4.6 P4.7 Port P4 I/O Port 4 COMP Int COMP Int COMP Int CM0 (S) CM1 (R) CM2 (T) S = set R = reset T = toglle TG = toglle status T2 SFR address: TML2 = lower 8 bits TMH2 = higher 8 bits Schemat blokowy układu zegara/licznika 2 mikrokontrolera 80C552 Philips

7 Programowane moduły zliczające w pomiarach interwału czasu, okresu i częstotliwości badany sygnał jednobitowy wskaźnik wpisu do rejestru CT0 licznika L2 rejestr CT0 licznika L2 CTI0 CTL0 INT f x CTH0 wewnętrzna 16 bit. magistrala danych f osc =11,0592MHz 1/12 rejestr licznika L2 Dzielnik wstępny 1/2/4/8 T2H T2L PRZERWANIE (INT): 16 bitowe przepełnienie licznika L2 moduł licznika L2 Schemat blokowy struktury układu do pomiaru okresu i częstotliwości przy wykorzystaniu struktury układu licznikowego L2. Bieżący stan licznika L INT14 Przepełnienie licznika L2 Przerwania INT14 Przepełnienie licznika L Sygnał f x Sygnał f osc t Stan licznika L2 rejestrowany N 1 N 2 w rejestrze CT0 (CTH0, CTL0) t

8 długość słowa licznika L2: N (16) 2 Pojemność licznika L2: (65536) Liczba przepełnień licznika L2 (zgłoszonych przerwań od L2): N Nirq Okres sygnału fx (interwał czasu τx): Częstotliwość fx: x osc T T N N N f x 1 T x irq N

9

10 Mikrokonwerter ADuC812 Rys. Schemat blokowy mikrokowertera ADuC812

11 OGÓLNA CHARAKTERYSTYKA: Analogowe WE/WY: 8-kanałow, Wysoka dokładnośc przetwarzania 12-Bit C/A Źródło napięcie refencyjnego wewnątrz chpiu, 100 ppm/_c Wysoka prędkośc przetwarzania A/C 200 kprb/s Kontroler DMA wykorzystywany w procesie przetwarzania A/C do zapamiętywania wyników w pamięci RAM 2 x 12-Bit ptrzetworniki C/A z wyjściem napięciowym Wbudowany czujnik temeratury (On-Chip) Pamięć: Pamięć programu: 8K Bytes (On-Chip) Flash/EE Pamięć danych: 640 Bytes (On-Chip) Flash/EE Pamieć danych RAM: 256 Bytes (On-Chip) Pamięć danych zewnętrzna: do 16MB Pamięć programu zewnętrzna: do 64KB Rdzeń systemu kompatybilny 8051 Zegar systemowy: 12 MHz (nominalnie) 16 MHz Max 3 moduły 16-Bit zegar/licznik Port 3 o zwiększonej obciążalności 9 wektorów przerwań, 2 poziomy priorytetów Zasilanie: 3 V lub 5 V Tryby pracy: Normal, Idle, and Power-Down Urządzenia peryferyjne( On-Chip): moduł transmisji szeregowych: UART and SPI Serial I/O 2-Wire (400 khz I2C Compatible) Serial I/O Watchdog Timer Monitor napięcia zasilania

12 Architektura pamięci mikrokonwerterów: Rys. Pamięć programu. Rys. Pamięć danych Rys. Model programowy mikrokonwertera

13 Rys. Funkcja przetwarzania (statyczna) Rys. Format rezultatu przetwarzania A/C V in D N 2 AV AV AV REF REF REF D kod wyjściowy przetwornika A/C AVREF napiecie referencyjne (odniesienia przetwornika) AVREF+ -AVREF- - zakres weściowy przetwornika N szerokość słowa wyjściowego przetwornika AV REF 0 [ V jeżeli: ] D V in AV 2 N REF

14 Wyzwalanie pomiaru przetwornika A/C wyzwalanie programowe wyzwalanie sprzętowe o tryb pracy ciągły o wyzwalanie zewnętrznym źródłem pobudzającym (generator zewn.) o wyzwalanie wewnętrznym źródłem pobudzającym (generator modułu L2) tryby mieszany Systemowa obsługa przetwornika A/C o o o obsługa programowa metodą podglądania stanu rejestrów kontrolnych przetwornika (ang. pooling) obsługa programowa z wykorzystaniem systemu przerwań obsługa programowo-sprzętowa z bezpośrednim przekazywaniem danych do pamięci danych systemu (tryb pracy DMA) Tryb DMA pracy przetwornika o prekonfigurowanie zewnętrznej pamięci RAM mikrokonwertera (wstępne inicjowanie zawartości pamięci RAM docelowego transferu danych) Rys. Pamięć przed konwersją A/C Rys. Pamięć po wykonaniu cyklu przetwarzania DMA

15 FUNKCJE Analog input/output ADuC7060 Dual (24-bit) ADCs Single-ended and differential inputs Programmable ADC output rate (4 Hz to 8 khz) Programmable digital filters Built-in system calibration Low power operation mode Primary (24-bit) ADC channel 2 differential pairs or 4 single-ended channels PGA (1 to 512) input stage Selectable input range: }2.34 mv to }1.2 V 30 nv rms noise Auxiliary (24-bit) ADC: 4 differential pairs or 7 singleended channels On-chip precision reference (}10 ppm/ C) Programmable sensor excitation current sources 200 μa to 2 ma current source range Single 14-bit voltage output DAC Microcontroller ARM7TDMI core, 16-/32-bit RISC architecture JTAG port supports code download and debug Multiple clocking options Memory 32 kb (16 kb 16) Flash/EE memory, including 2 kb kernel 4 kb (1 kb 32) SRAM Tools In-circuit download, JTAG based debug Low cost, QuickStart development system Communications interfaces SPI interface (5 Mbps) 4-byte receive and transmit FIFOs UART serial I/O and I2C (master/slave) On-chip peripherals 4 general-purpose (capture) timers including Wake-up timer Watchdog timer Vectored interrupt controller for FIQ and IRQ 8 priority levels for each interrupt type Interrupt on edge or level external pin inputs 16-bit, 6-channel PWM General-purpose inputs/outputs Up to 14 GPIO pins that are fully 3.3 V compliant Power AVDD/DVDD specified for 2.5 V (}5%) Active mode: 2.74 ma (@ 640 khz, ADC0 active) 10 ma (@ MHz, both ADCs active)

16 Packages and temperature range Fully specified for 40 C to +125 C operation 32-lead LFCSP (5 mm 5 mm) 48-lead LFCSP and LQFP Derivatives 32-lead LFCSP (ADuC7061) 48-lead LQFP and 48-lead LFCSP (ADuC7060) APPLICATIONS Industrial automation and process control Intelligent, precision sensing systems, 4 ma to 20 ma loop-based smart sensors

17 Rys. Schemat obwodów analogowych mikrokontrolera ADuC7060/61

18 Typowe aplikacje układowe kontrolera analogowego ADuC7060/61

19 Przetworniki inteligentne (mikrokonwertery) smart transducer W ciągu ostatnich 20 lat obserwuje się postęp w dziedzinie czujników inteligentnych. IEEE oraz NIST opracowały normę, która obejmuje funkcje i zasady transmisji sygnału. Przetworniki wykonane zgodnie z normą 1451 są przetwornikami nowej generacji, przystosowanymi do pracy w sieci, o możliwościach niespotykanych w dotychczasowych rozwiązaniach. Są niezależne od rozwiązań konstrukcyjnych sprzętu i sieci. Sygnał cyfrowy zawiera informacje o wartości mierzonej wielkości, jej IEEE NIST jednostce SI i symbolu przetwornika, może być także sygnałem sterującym. Institute of Electrical and Electronics Engineers National Intitute of Standards and Technology (dawne National Bureau of Standards - NBS) Termin: czujniki inteligentne?... czy układy pomiarowe zdolne są do podejmowania decyzji? Od czujnika wymaga się znacznie mniej. W j. angielskim takie czujniki nazywane są smart sensors lub intelligent sensors. Czujnik inteligentny jest elementem pomiarowym przekazującym informację o mierzonej wielkości w postaci cyfrowej, który komunikuje się z zewnętrznym cyfrowym systemem pomiarowym (komputerem) w oparciu o standardowy protokół komunikacji i z użyciem standardowego interfejsu W opracowanej normie IEEE 1451 obejmującej sprzęgi przetworników (Smart Transducer Interface Standard For Sensors And Actuators) przyjęta jest inna definicja, obejmująca wszystkie przetworniki, zarówno czujniki jak i organy wykonawcze lub wzbudzające. Wspólne traktowanie czujników i organów wykonawczych wprowadza nowe podejście do sygnału pomiarowego zgodne z treścią tej normy. Sygnały pomiarowe maja taki sam charakter, co sygnały sterujące, są przesyłane po tych samych magistralach i mogą być użyte do sterowania.

20 Jednym z pierwszych układów był produkowany seryjnie czujnik inteligentny Eμ358A. Ma on czujnik pierwotny wykonany w technologii IS-FET zintegrowany ze wzmacniaczem. Różne typy czujników inteligentnych nowszej generacji zawierają obecnie cztery podstawowe układy toru przetwarzania sygnałów: wzmacniacz dopasowujący (kondycjonujący) przetwornik analogowo-cyfrowy mikroprocesor 4-bitowy (8-bitowy) nadajnik transmisji szeregowej Wszystkie części toru pomiarowego można wykonać w jednej strukturze scalonej? Typowy dla początku lat dziewięćdziesiątych czujnik inteligentny zawierał trzy układy scalone: część analogową wraz z przetwornikiem A/C mikroprocesor część cyfrową. Rs485 Mikrokomputer Zasilacz Czujnik 1 Czujnik 2 inne czujniki Rys. Łączenie zespołu czujników inteligentnych z wykorzystaniem łącza RS 485 i dodatkowych przewodów zasilających

21 Network CZUJNIK INTELIGENTNY Network capable Application procesor (NCAP) Function block Transducer block Adres logic Smart transducer interface module (STIM) Transducer electronic data sheet (TEDS) A/D converter D/A converter Discrete I/O? Transducer Transducer Transducer Transducer Signal isolator Signal isolator Buffered analog output Buffered analog output Smart sensor per IEEE P 1451 definition (15 july 1996) output Rys. Czujnik inteligentny według IEEE NCAP- sprzęg między czujnikiem a siecią. Moduł sprzęgu czujnika inteligentnego - STIM może zawierać wiele różnych czujników i musi posiadać pamięć nieulotną TEDS zawierającą szczegółowy zapis struktury STIM. PRZETWARZANIE SYGNAŁÓW W CZUJNIKACH INTELIGENTNYCH Dla wytworzenia sygnału dostosowanego do przesyłania w sieci oraz do wykorzystania przez współpracujące urządzenia niezbędne jest wielokrotne przetwarzanie sygnału. Norma nie stawia warunków na przetwarzanie analogowe, więc na schematach funkcjonalnych nie jest ono wyodrębnione. Kalibracja i korekcja sygnału odbywa się przy użyciu informacji zapisanych w TEDS, a więc korygowany jest sygnał cyfrowy. Przy korekcji sygnału może być wykorzystany sygnał z innego przetwornika. Wyjściowy sygnał pomiarowy zawiera (w/g normy) trzy składniki: wartość wielkości mierzonej jednostkę symbol lub numer porządkowy przetwornika

22 a) Sieć Czujnik Przetwornik A/C TEDS Układ adresujący NCAP b) Wzmacniacz separujący Sieć NCAP Układ adresujący Przetwornik A/C Organ wykonawczy Wielkość wyjściowa (np. prąd, siła, moment obrotowy) Wzmacniacz separujący Rys. Przetwarzanie sygnału w czujnikach inteligentnych a) tor sygnału pomiarowego, b) tor sygnału sterującego Liczba użytych jednocześnie czujników może być bardzo wielka. W przykładzie przedstawionym na rys. zastosowano 16 magistral, przy czym do każdej z nich można przyłączyć 255 czujników. Rys. System czujników inteligentnych badany w Boeing Commertial Airplan Co. Networked snsor Networked snsor Networked snsor Networked snsor Host procesor Network HUB Networked snsor Networked snsor Networked snsor Bus 1 Bus 2 Bus 3 Host controller Bus16 Networked snsor Networked snsor Networked snsor