PL B1. HERTZ SYSTEMS LTD SPÓŁKA Z OGRANICZONĄ ODPOWIEDZIALNOŚCIĄ, Zielona Góra, PL BUP 21/13 PRZEMYSŁAW CZESNOWICZ,

Transkrypt

1 PL B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) (13) B1 (21) Numer zgłoszenia: (51) Int.Cl. H03L 7/06 ( ) G04F 5/10 ( ) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: (54) Urządzenie generujące wzorcowe sygnały czasu i częstotliwości (43) Zgłoszenie ogłoszono: BUP 21/13 (73) Uprawniony z patentu: HERTZ SYSTEMS LTD SPÓŁKA Z OGRANICZONĄ ODPOWIEDZIALNOŚCIĄ, Zielona Góra, PL (45) O udzieleniu patentu ogłoszono: WUP 02/16 (72) Twórca(y) wynalazku: PRZEMYSŁAW CZESNOWICZ, Zielona Góra, PL ELŻBIETA ANTOŃ, Drzonków, PL JAROSŁAW ŻOŁYŃSKI, Zielona Góra, PL MICHAŁ DOLIGALSKI, Szprotawa, PL

2 2 PL B1 Opis wynalazku Przedmiotem wynalazku jest urządzenie generujące wzorcowe sygnały czasu i częstotliwości na podstawie odbieranego referencyjnego sygnału zegarowego przeznaczone do synchronizacji czasu w urządzeniach stosowanych w systemach wojskowych. Z opisu patentowego US znane jest rozwiązanie dotyczące technik generowania cyfrowo skompensowanego sygnału zegarowego o dużej stabilności przy użyciu filtrowania adaptacyjnego. Przedstawiony w opisie US system umożliwiający generowanie tego sygnału zegarowego składa się z: termostatyzowanego generatora kwarcowego nazywanego generatorem OCXO generującego sygnał zegarowy, odbiornika generującego referencyjny wejściowy sygnał zegarowy, detektora fazy i częstotliwości generującego sygnał błędu wynikający z różnicy faz pomiędzy referencyjnym wejściowym sygnałem zegarowym a zwrotnym sygnałem zegarowym, bloku przechowywania danych, w którym przechowuje się parametry modelu uwzględniającego występowanie wahań częstotliwości sygnału zegarowego generowanego przez oscylator, modułu filtracji adaptacyjnej, który zawiera cyfrowy filtr pętli sprzężenia zwrotnego otrzymujący sygnał błędu i wytwarzający sygnał danych filtru oraz posiada zaimplementowane algorytmy do aktualizacji parametrów modelu oraz do przewidywania wahań częstotliwości, przełącznika umożliwiającego wybór pracy systemu w trybie zwykłym stosowanym wtedy, gdy referencyjny wejściowy sygnał zegarowy jest dostępny albo w trybie podtrzymania, gdy referencyjny wejściowy sygnał zegarowy jest niedostępny, z cyfrowo-sterowanego oscylatora otrzymującego sygnał zegarowy z oscylatora i generującego wyjściowy sygnał zegarowy o właściwej częstotliwości poprzez dostosowanie fazy wyjściowego sygnału zegarowego zgodnie z sygnałem danych otrzymanym z modułu filtrowania adaptacyjnego oraz zawiera dzielnik sygnału zwrotnego, którego zadaniem jest rozdzielenie częstotliwości wyjściowego sygnału zegarowego od cyfrowo sterowanego oscylatora w celu wytworzenia zwrotnego sygnału zegarowego podczas pracy systemu w trybie zwykłym. Z opisu patentowego US znany jest system kompensacji i monitorowania stabilności oscylatora. System dotyczy telefonii komórkowej, w której w ograniczonym pod względem przydzielonej częstotliwości paśmie musi działać duża liczba telefonów komórkowych. Stacje bazowe muszą być synchronizowane referencyjnymi sygnałami czasu. Realizowane jest to przy wykorzystaniu satelitarnego systemu GPS. Z uwagi na możliwe uszkodzenia i zakłócenia występujące podczas burzy system musi być wyposażony w oscylator, który generuje wzorcowy sygnał częstotliwości i czasu. System wyposażony jest w odbiornik GPS odbierający za pomocą anteny wzorcowe sygnały zegarowe, w kwarcowy oscylator sterowany napięciem, detektor fazowy porównujący fazę sygnału zegarowego z fazą podzielonego w dzielniku częstotliwości sygnału oscylatora kwarcowego. Informacja z detektora fazy w postaci sygnału cyfrowego podawana jest na filtr cyfrowy, który przekazuje tę informację po odfiltrowaniu do przetwornika cyfrowo-analogowego sterującego za pomocą napięcia oscylator. Z opisu patentowego US znany jest aparat wytwarzający referencyjny sygnał taktowania i sposób otrzymywania tego sygnału. Aparat wyposażony jest, w odbierający za pomocą anteny wzorcowe sygnały czasu, odbiornik satelitarny podający sygnały do cyfrowego detektora fazy. Detektor ten otrzymuje także dwa sygnały, jeden z dzielnika częstotliwości a drugi z mnożnika częstotliwości, na wejścia których podawany jest sygnał z oscylatora kwarcowego. Sygnał wyjściowy z cyfrowego detektora fazy podawany jest na procesor korekcji wartości sygnału oscylatora. Częstotliwość sygnału oscylatora sterowana jest napięciem podawanym z generatora napięcia stałego sterowanym z kolei z przetwornika otrzymującego sygnał cyfrowy uwzględniający zmiany starzeniowe i temperaturowe oscylatora kwarcowego. Niedostatkiem znanych rozwiązań jest skomplikowana budowa urządzenia generującego wzorcowe sygnały czasu i częstotliwości oraz brak możliwości przekazywania do przyłączanych z zewnątrz odbiorników wzorcowych sygnałów czasu zróżnicowanych pod względem siebie współczynnikiem wypełnienia, polaryzacją i przesunięciem fazowym. Pozbawione przedstawionych niedogodności jest urządzenie generujące wzorcowe sygnały czasu i częstotliwości zawierające odbiornik referencyjnego sygnału zegarowego, oscylator, czujnik temperatury, dzielnik częstotliwości, przetwornik cyfrowo-analogowy, które według wynalazku zawiera system mikroprocesorowy połączony magistralą z układem reprogramowalnym. System mikroprocesorowy składa się ze sterownika głównego i kontrolera magistrali systemu mikroprocesorowego oraz współpracujących z nimi: modułu podtrzymania, modułu korekty pętli sprzężenia zwrotnego i modułu kalibracji. Układ reprogramowalny składa się z kontrolera magistrali układu reprogramowalnego, bloku pamięci współdzielonej, pierwszego multipleksera służącego do wyboru odbiornika referencyjnego

3 PL B1 3 sygnału zegarowego, z dzielnika częstotliwości, z mnożnika częstotliwości, z bloku pomiaru przesunięcia fazowego, z bloku pomiaru częstotliwości, z kalibratora, z drugiego multipleksera, którego wyjście połączone jest z wejściem kontrolera przetwornika cyfrowo-analogowego otrzymującego sygnał z mnożnika częstotliwości i podającego sygnał do przetwornika cyfrowo-analogowego, z generatora generującego wzorcowy sygnał czasu oraz z oscylatora sterowanego napięciem z przetwornika cyfrowo-analogowego. Korzystnie generator ma cztery wyjściowe linie wyprowadzone na zewnątrz urządzenia umożliwiające przesyłanie wzorcowych sygnałów czasu 1PPS zróżnicowanych względem siebie współczynnikiem wypełnienia, polaryzacją i przesunięciem fazowym do zewnętrznych urządzeń i systemów. Korzystnie urządzenie wyposażone jest w linię wyjściową, linię umożliwiającą przesyłanie wzorcowego sygnału częstotliwości do przyłączanego z zewnątrz urządzenia lub systemu. Zalety wynalazku są następujące. Urządzenie generuje cztery sygnały wzorcowe 1PPS dla których z osobna określić można indywidualną wartość przesunięcia fazowego, wypełnienia i polaryzacji. Urządzenie zbudowane jest z systemu mikroprocesorowego wykonującego funkcje obliczeniowe i kontrolne oraz układu reprogramowalnego UR, w którym zaimplementowane są funkcje pomiarowe, funkcje komunikacyjne oraz instrukcje sterowania wyjściami. Taki podział zadań między dwa podsystemy umożliwia realizację bardzo dokładnych funkcji pomiarowych oraz skomplikowanych funkcji komunikacyjnych. Z drugiej strony umożliwia realizację złożonych algorytmów obliczeniowych i kontrolnych. Urządzenie wykorzystuje ten sam sygnał z zewnętrznego oscylatora jako wzorcowy sygnał częstotliwości, a po powieleniu sygnał wykorzystywany jest przez układ reprogramowalny do przeprowadzania pomiarów przesunięcia fazowego oraz synchronizacji pozostałych bloków funkcyjnych układu reprogramowalnego. Wynalazek pokazany jest w przykładzie wykonania na rysunku, na którym fig. 1 pokazuje ogólny schemat blokowy urządzenia generującego wzorcowe sygnały czasu i częstotliwości, fig. 2 pokazuje schemat połączeń bloków funkcyjnych systemu mikroprocesorowego, fig. 3 pokazuje schemat połączeń bloków funkcyjnych układu reprogramowalnego. Urządzenie generujące sygnał wzorcowy czasu i częstotliwości składa się z dwóch podstawowych bloków: systemu mikroprocesorowego SM wykonującego funkcje obliczeniowe i kontrolne oraz układu reprogramowalnego UR, w którym zaimplementowane są funkcje pomiarowe, funkcje komunikacyjne oraz sterowania wyjściami. System mikroprocesorowy SM wyposażony jest w port P1S połączony magistralą MSR z portem P1R układu reprogramowalnego UR oraz w port P2S połączony magistralą M1S z czujnikiem temperatury CT. Do układu reprogramowalnego UR przyłączone są: do wejścia WE1R linia L1R, a do wejścia WE2R linia L2R. Linia L1R podaje sygnał wzorca czasu 1PPS z pierwszego odbiornika GNSS1. Linia L2R podaje sygnał wzorca czasu 1PPS z drugiego odbiornika GNSS2. Sygnał wzorca czasu 1PPS jest referencyjnym sygnałem zegarowym. Do wejścia WE3R układu reprogramowalnego UR linią L3R przyłączony jest oscylator OSC, a do portu P2R magistralą M1R przetwornik cyfrowoanalogowy DAC. Przetwornik cyfrowo-analogowy DAC linią L przesyła do oscylatora OSC sygnał analogowy umożliwiający zmianę częstotliwości oscylatora OSC. Oscylator OSC sygnał o wybranej częstotliwości przesyła linią L3R do układu reprogramowalnego UR. Z poszczególnych wyjść układu reprogramowalnego UR: z wyjścia WY1R linią L4R, z wyjścia WY2R linią L5R, z wyjścia WY3R linią L6R i z wyjścia WY4R linią L7R wyprowadzone są na zewnątrz, będącego przedmiotem wynalazku, wzorcowe sygnały czasu 1PPS o konfigurowalnych parametrach wypełnienia, polaryzacji i przesunięcia fazowego. Umożliwia to użytkownikowi wybranie przydatnego mu wzorcowego sygnału czasu 1PPS, w zależności od tego jakim przyłączanym z zewnątrz odbiornikiem dysponuje. Wzorcowy sygnał czasu 1PPS jest ciągiem impulsów o częstotliwości 1 Hz zsynchronizowanych z czasem UTC. Linia L3R umożliwia przesyłanie do przyłączanego z zewnątrz odbiornika wzorcowego sygnału częstotliwości o wartości 10 MHz. System mikroprocesorowy SM wyposażony jest w sterownik główny SG, kontroler magistrali systemu mikroprocesorowego KMS, moduł podtrzymania MH, moduł korekty pętli sprzężenia cyfrowego MKR i w moduł kalibracji MK. Sterownik główny SG systemu mikroprocesorowego SM magistralą M2S połączony jest z innymi, niepokazanymi na rysunku, podsystemami systemu mikroprocesorowego SM. Sterownik główny SG linią L1S połączony jest z modułem podtrzymania MH, linią L2S połączony jest z modułem korekty pętli sprzężenia cyfrowego MKR, linią L3S połączony jest z modułem kalibracji MK. Kontroler magistrali systemu mikroprocesorowego KMS połączony jest linią magistralami M3S i M4S z modułem podtrzymania MH. Magistrala M3S łączy także kontroler magistrali systemu

4 4 PL B1 mikroprocesorowego KMS z modułem korekty pętli sprzężenia cyfrowego MKR. Magistrala wyjściowa M5S z modułu korekty pętli sprzężenia cyfrowego MKR dołączona jest do modułu podtrzymania MH oraz do kontrolera magistrali systemu mikroprocesorowego KMS. Kontroler magistrali systemu mikroprocesorowego KMS magistralami M6S i M7S połączony jest z modułem kalibracji MK. Sterownik główny SG linią L4S oraz magistralami M8S, M9S, M10S, M11S i M12S połączony jest z kontrolerem magistrali systemu mikroprocesorowego KMS. Układ reprogramowalny UR zawiera kontroler magistrali układu reprogramowalnego KMR, blok pamięci współdzielonej BPW i generator GEN. Kontroler magistrali układu reprogramowalnego KMR połączony jest magistralą MSR z kontrolerem magistrali systemu mikroprocesorowego KMS, zaś magistralą MKB z blokiem pamięci współdzielonej BPW. Blok pamięci współdzielonej BPW połączony jest linią L8R z pierwszym multiplekserem M1, do którego dołączone są: linia L1R, którą podaje się sygnał 1PPS z pierwszego odbiornika GNSS1 i linia L2R, którą podaje się sygnał 1PPS z drugiego odbiornika GNSS2. Linią wyjściową z pierwszego multipleksera M1 jest linia L9R, którą podaje się sygnał 1PPS do bloku pomiaru przesunięcia fazowego MPF, do bloku pomiaru częstotliwości MC i do generatora GEN. Linia L3R, która połączona jest z wyjściem oscylatora OSC, dołączona jest do wejścia dzielnika częstotliwości DZ i do wejścia mnożnika częstotliwości MN. Wyjście dzielnika częstotliwości DZ linią L10R połączone jest z blokiem pomiaru przesunięcia fazowego MPF i z generatorem GEN. Wyjście bloku pomiaru przesunięcia fazowego MPF magistralą M2R dołączone jest do bloku pamięci współdzielonej BPW. Wyjście mnożnika częstotliwości MN linią L11R połączone jest z blokiem pomiaru częstotliwości MC, z blokiem pomiaru przesunięcia fazowego MPF, z generatorem GEN i z kontrolerem przetwornika cyfrowo-analogowego KDAC. Wyjście bloku pomiaru częstotliwości MC połączone jest magistralą M3R z blokiem pamięci współdzielonej BPW. Blok pamięci współdzielonej BPW magistralami M4R, M5R, M6R oraz M7R połączony jest z generatorem GEN. Blok pamięci współdzielonej BPW magistralą M8R połączony jest z kalibratorem KAL, a ten z kolei połączony jest magistralą M9R z drugim multiplekserem M2. Z drugim multiplekserem M2 blok pamięci współdzielonej BPW połączony jest także magistralami M10R, M11R i M12R. Wyjście drugiego multipleksera M2 magistralą M13R połączone jest z wejściem kontrolera przetwornika cyfrowo-analogowego KDAC, do którego wyjścia przyłączona jest magistrala M1R. Pierwszy odbiornik GNSS1 i drugi odbiornik GNSS2 są odbiornikami satelitarnego systemu nawigacyjnego udostępniającymi wzorcowy sygnał czasu 1PPS będący referencyjnym sygnałem zegarowym. W szczególności pierwszy odbiornik GNSS1 może być cywilnym odbiornikiem GPS, dostępnym na rynku dla wszystkich użytkowników, pracującym w trybie SPS z sygnałami na częstotliwości nośnej L1 wynoszącej 1575,42 MHz, a drugi odbiornik GNSS2 może być wojskowym odbiornikiem GPS, dostępnym jedynie dla wojskowych użytkowników państw NATO oraz innych uprawnionych przez administrację Stanów Zjednoczonych użytkowników, pracującym w trybie PPS wymagającym dla funkcjonowania kluczy kryptograficznych z sygnałami na częstotliwości nośnej L1 oraz L2 wynoszącej 1227,60 MHz. Urządzenie generujące wzorcowe sygnały czasu i częstotliwości może znajdować się w trzech trybach pracy: trybie kalibracji; trybie korekty pętli sprzężenia cyfrowego i w trybie podtrzymania. O aktualnym trybie pracy decyduje sterownik główny SG znajdujący się w systemie mikroprocesorowym SM. W trybie kalibracji sterownik główny SG aktywuje moduł kalibracji MK, który ustawia odpowiedni tryb kalibracji, a także poprzez kontroler magistrali systemu mikroprocesorowego KMS i kontroler magistrali układu reprogramowalnego KMR zapisuje wartość nastawy kalibratora w bloku pamięci współdzielonej BPW. Kalibrator KAL z bloku pamięci współdzielonej BPW odczytuje wartość nastawy kalibratora i wystawia na magistralę M9R sygnał nastawy przetwornika cyfrowo-analogowego DAC. Sygnał ten przechodzi przez drugi multiplekser M2 i podawany jest magistralą M13R do kontrolera przetwornika cyfrowo-analogowego KDAC. Kontroler przetwornika cyfrowo-analogowego KDAC przesyła magistralą M1R sygnał nastawy do przetwornika analogowo-cyfrowego DAC, a ten z kolei linią L podaje żądane napięcie na wejście oscylatora OSC. Częstotliwość sygnału z oscylatora OSC jest w mnożniku częstotliwości MN mnożona przez 10, a przemnożony sygnał podawany jest na wejście bloku pomiaru częstotliwości MC, w którym jest bramkowany przez sygnał 1PPS z wybranego przez pierwszy multiplekser M1 pierwszego odbiornika GNSS1 lub drugiego odbiornika GNSS2. Blok pomiaru częstotliwości MC oblicza częstotliwość sygnału zegarowego przy aktualnej nastawie przetwornika cyfrowo-analogowego DAC i magistralą M3R podaje wartość częstotliwości sygnału zegarowego do bloku pamięci współdzielonej BPW, w którym wartość ta jest zapisywana. Moduł kalibracji MK poprzez kontroler magistrali układu reprogramowalnego KMR i kontroler magistrali systemu mikroprocesoro-

5 PL B1 5 wego KMS odczytuje wartość częstotliwości sygnału zegarowego i przechodzi do kolejnej fazy kalibracji zmieniając sygnał nastawy kalibratora KAL. Kończąc kalibrację moduł kalibracji MK oblicza współczynnik kalibracji i przekazuje go do sterownika głównego SG. W trybie korekty pętli sprzężenia cyfrowego sterownik główny SG aktywuje moduł korekty pętli sprzężenia cyfrowego MKR oraz inicjalizuje go współczynnikiem kalibracji. Sterownik główny SG magistralą M11S wysyła informację dotyczącą wyboru wejścia drugiego multipleksera M2 do kontrolera magistrali systemu mikroprocesorowego KSM. Kontroler magistrali systemu mikroprocesorowego KMS przesyła tę informację magistralą MSR do kontrolera magistrali układu reprogramowalnego KMR, ten magistralą MKB do bloku pamięci współdzielonej BPW, ten magistralą M12R do multipleksera M2, który przesyła wybrany sygnał magistralą M13R do kontrolera przetwornika cyfrowoanalogowego KDAC, a ten z kolei magistralą M1R do przetwornika cyfrowo-analogowego DAC, który zgodnie z nastawą podaje linią L napięcie sterujące do oscylatora OSC. Sygnał częstotliwości z oscylatora OSC jest dzielony w dzielniku częstotliwości DZ, tak aby uzyskać sygnał o częstotliwości 1 Hz. Sygnał o częstotliwości 1 Hz wysyłany jest linią L10R do bloku pomiaru przesunięcia fazowego MPF, w którym porównywany jest z sygnałem 1PPS otrzymanym z wybranego za pomocą pierwszego multipleksera M1 pierwszego odbiornika GNSS1 lub drugiego odbiornika GNSS2. Blok pomiaru przesunięcia fazowego MPF otrzymuje linią L11R przemnożony przez mnożnik częstotliwości MN sygnał z oscylatora OSC i oblicza wartość przesunięcia fazowego pomiędzy sygnałem 1PPS z wybranego odbiornika: pierwszego GNSS1 lub drugiego GNSS2 podawanym linią L9R a sygnałem o częstotliwości 1Hz podawanym linią L10R z dzielnika częstotliwości DZ. Obliczona wartość przesunięcia fazowego podawana jest magistralą M2R do bloku pamięci współdzielonej BPW, w nim zapamiętana i poprzez kontroler magistrali układu reprogramowalnego KMR przesyłana do systemu mikroprocesorowego SM. Ten poprzez kontroler magistrali systemu mikroprocesorowego KSM odczytuje wartość przesunięcia fazowego i w module korekty pętli sprzężenia cyfrowego MKR oblicza wartość nastawy przetwornika cyfrowo-analogowego DAC minimalizującą przesunięcie fazowe. Wartość tej nastawy z modułu korekty pętli sprzężenia cyfrowego MKR jest magistralą M5S, następnie poprzez kontroler magistrali systemu mikroprocesorowego KSM, następnie poprzez kontroler magistrali układu reprogramowalnego KMR przesyłana magistralą M10R do drugiego multipleksera M2, który zgodnie z wybranym trybem pracy przesyła wartość tej nastawy do kontrolera przetwornika cyfrowo-analogowego KDAC. Kontroler przetwornika cyfrowo-analogowego KDAC podaje sygnał cyfrowy do przetwornika cyfrowo-analogowego DAC, który na podstawie otrzymanego sygnału cyfrowego podaje napięcie sterujące do oscylatora OSC. Wartość wypełnienia generowanego sygnału 1PPS przesyłana jest przez sterownik główny SG do generatora GEN magistralą M8S poprzez kontroler magistrali systemu mikroprocesorowego KMS, magistralę LMS, port P1S, magistralę MSR, kontroler magistrali układu reprogramowalnego KMR, magistralę MKB, blok pamięci współdzielonej BPW i magistralę M4R. Wartość opóźnienia generowanego sygnału 1PPS przesyłana jest przez sterownik główny SG do generatora GEN magistralą M9S poprzez kontroler magistrali systemu mikroprocesorowego KMS, magistralę LMS, port P1S, magistralę MSR, kontroler magistrali układu reprogramowalnego KMR, magistralę MKB, blok pamięci współdzielonej BPW i magistralę M5R. Wartość przesunięcia fazowego generowanego sygnału 1PPS przesyłana jest przez sterownik główny SG do generatora GEN magistralą M10S poprzez kontroler magistrali systemu mikroprocesorowego KMS, magistralę LMS, port P1S, magistralę MSR, kontroler magistrali układu reprogramowalnego KMR, magistralę MKB, blok pamięci współdzielonej BPW i magistralę M6R. Sygnały wyboru źródła sygnału 1PPS przesyłany jest przez sterownik główny SG do generatora GEN magistralą M11S poprzez kontroler magistrali systemu mikroprocesorowego KMS, magistralę LMS, port P1S, magistralę MSR, kontroler magistrali układu reprogramowalnego KMR, magistralę MKB, blok pamięci współdzielonej BPW i magistralę M7R. Zastrzeżenia patentowe 1. Urządzenie generujące wzorcowe sygnały czasu i częstotliwości zawierające odbiornik referencyjnego sygnału zegarowego, oscylator, czujnik temperatury, dzielnik częstotliwości, przetwornik cyfrowo-analogowy, znamienne tym, że zawiera system mikroprocesorowy (SM) połączony magistralą (MSR) z układem reprogramowalnym (UR), przy czym system mikroprocesorowy (SM) składa się ze

6 6 PL B1 sterownika głównego (SG) i kontrolera magistrali systemu mikroprocesorowego (KSM) oraz współpracujących z nimi modułu podtrzymania (MH), modułu korekty pętli sprzężenia zwrotnego (MKR) i modułu kalibracji (MK), zaś układ reprogramowalny (UR) składa się z kontrolera magistrali układu reprogramowalnego (KMF), bloku pamięci współdzielonej (BPW), pierwszego multipleksera (M1) służącego do wyboru odbiornika referencyjnego sygnału zegarowego (GNSS1, GNSS2), z dzielnika częstotliwości (DZ), z mnożnika częstotliwości (MN), z bloku pomiaru przesunięcia fazowego (MPF), z bloku pomiaru częstotliwości (MC), z kalibratora (KAL), z drugiego multipleksera (M2), którego wyjście połączone jest z wejściem kontrolera przetwornika cyfrowo-analogowego (KDAC) otrzymującego sygnał z mnożnika częstotliwości (MN) i podającego sygnał do przetwornika cyfrowo-analogowego (DAC), z generatora (GEN) generującego wzorcowy sygnał czasu oraz z oscylatora (OSC) sterowanego napięciem z przetwornika cyfrowo-analogowego (DAC). 2. Urządzenie według zastrz. 1, znamienne tym, że generator (GEN) ma cztery wyjściowe linie (L4R, L5R, L6R, L7R) wyprowadzone na zewnątrz urządzenia umożliwiające przesyłanie wzorcowych sygnałów czasu 1PPS zróżnicowanych względem siebie współczynnikiem wypełnienia, polaryzacją i przesunięciem fazowym do zewnętrznych urządzeń i systemów. 3. Urządzenie według zastrz. 1, znamienne tym, że wyposażone jest wyjściową linię (L3R) umożliwiającą przesyłanie wzorcowego sygnału częstotliwości do przyłączanego z zewnątrz urządzenia lub systemu.

7 PL B1 7 Rysunki

8 8 PL B1

9 PL B1 9

10 10 PL B1 Departament Wydawnictw UPRP Cena 2,46 zł (w tym 23% VAT)