WinCUPL Damian Górski Korekta : Wojciech Zaborowski Kraków dnia
|
|
|
- Teresa Mazur
- 6 lat temu
- Przeglądów:
Transkrypt
1 WinCUPL Damian Górski Korekta : Wojciech Zaborowski Kraków dnia
2 1 1.1 Co to jest programowalna logika (ang. programmable logic PL) Logika programowalna, jak sama nazwa mówi jest to rodzina komponentów! " #$%&'(&)$*+(,&-#,./& 0-) 0-'1&! 2324! 4! & !7! "!5programmable logic devices -%1#8).&09#&-#&('&#-&9#- -% ASIC (ang. Application Specific Integrated Circuits): 8 4 : #8). 7 ;2 7 2 ;! 3 4!& 4& 5< 2 :2 4!7 2! 72"!5mask 7! 15. 4! 274! &! :3 :34! 5=! ;&.-&7 2 -&! user programmable device UPD) 72 % ! & 7!3 2 75'! 2 3& 2 2 #$% '( 7 7 4! 5 < ; &! 3 7 : : 5 27 makrocele (ang. macrocells). 7 24! 7 :3 :3& 2 potrzebne do projektu. 2
3 1.1.3 PROM (ang. Programmable Read Only Memories) & 27!!&2 :PROM 22 #$%& 2 7! '(5 < 2 : ('> 2 2 :3 4 :&7577:2725 3
4 4
5 1.1.4 PAL (ang. Programmable Array Logic) < 2 2 7! #$%& do ustalonych (ang. fixed) '(5 < 2 2 :! 3 zandowane & : #$%27 7 : '(5# PLD & #-5 =! 3 7! :& :& ::5 = 72 2 :&! 3" pinami )?'5 2 7! &! 7 2 & : ! 2 27 wiele funkcji logicznych w technologii TTL GAL (ang. Generic Array Logic devices) 8 7& 3 72 #- > &! 72 #- >& 224!3 29#->& 7 #->5, :3 ;&2 3 2& 2! & 7 3 2! 75=:39#-32& 7 w projektowaniu. 5
6 1.1.6 PLA (ang. Programmable Logic Arrays), 727! #$%&)'(&7 jakiemukolwiek #$% 2 3 '(5-#772 2 :3 7: 7 2 ;& :3! 5= 27 '( #$%& ! 25 <2 : & producenci stworzyli PLA nazywany 2& 2 27 rejestrów z tablicy elementów OR do AND #- >& -# #-& : 2 :#$%&! ustalonego '( termów, lub wykorzystanie 2 "!5expander !75 6
7 1.1.8 FPGA (ang. Field Programmable Gate Arrays) $7:& 2 7! & 72 7!5.2!2:3&2!& 4 7 :3 :3& ;& :2 7 A5 $ 2! 4 : 7 #$%'5 =2!& 4! zegarów logicznych (.-21 7:; )?'")'215B!.- 7!! ! ! :5B )'.37! : : trójstanowe lub &! :3 :35 = ;! ! 7 7 : : IOBs z blokami.-5-! 7! 7 2 : ! #! 43 4! #!3747!! 7:37 2 4! 5 1.2! " 1.2.1! "# % 27! 2 5.'8"!5 Complimentary Metal Oxide 81&7,,-&GaAs (oparte o Arsenek Galu), oraz ECL (ang. Emiter Coupled -!1&75BiCMOS czy +.-?7 5%2 2!2+.- GaAs, jednak : 2 7!5'! 2 :3 2:: 7! "#! 7!! 2 7!! 2 4! 4 5. :3 2 2 & 5 3 7! *77 7 7!7: !7 ;5 2 7*! 2 5 & ', "!5 ' Time Programmable). Najnowsze!222!75 7
8 7! < 2 :32 2 4!%)"!5Dual Inline Package), SKINNY-DIP, LCC (ang. Leaded Chip Carrier), PLCC (and. Plastik Leaded Chip Carrier), QFP (ang. Ruad Flat Pack), BGA (ang. Ball Grid Array), SOIC (ang. Small Outline I.C.), TSOP (ang. Thin Small Outline), oraz PGA (ang. Pin Grid #15! 3 72 pinami umieszczonymi po dwóch stronach, kwadratowe z 7 2& !7!! 7!&2!3 2 :3 7 & $ %! 7! 2 7! 77 7 ; & 77! :?:5< 2 :37! 7 2 :4#8.)534 6+%+. -%&/+C 7('5 2 2!4 7! 7!!!5 7 6+% ; & :37 &! ! !24 :75 1.4!&%'(,2 4 : zednim zaprogramowaniu &7&27 7!742!3! 225< :!! 2!& 2 7 : : 27:& !:! :4!75 8
9 2 %%)$ (ang. 71& & 3!! 2 7& !& ; 27! 2 7!5, & %(% 872 & Definicja Pin / Node 4 )$ > !& ! 75 < 7& & ! & 7 &! 3& &77 72 piny, w takim wypadku miejsce, które normalnie zawiera numery &%' = 7:& & 2 & ? 58 7 &3 :3 projektu $ =& ; 2 2 E FG 2 25! 3 7!7 2 ponumerowanych rzeczy $**%# Tabela 2.1 Liczba Baza < :3 2 b 0 Binarna 0 B 1101 Binarna 13 O 663 Ósemkowa 435 D 92 % 2 92 h BA Szesnastkowa 186 O [ ] Ósemkowa (zakres) H 7FXX Szesnastkowa (zakres)
10 < > 2 FG :&!7!7 3:EG 32 D5-! 3 H72 22 &2& %: "2 numery 7 2& $%%# 62 4! " 15$22! 7 :5 FIELD ADDRESS = [A7, A6, A5, A4, A3, A2, A1, A0]; FIELD DATA = [D7..D0]; FIELD Mode = [Up, Down, Hold]; $(*# % 7!7 727! "7 72!0)+-%1 3I ! )+-%& 7! 7 FG & " 7! ! 4 manipulowania adresami i zakresami szyn danych. 2.2 $%#, 2 72! 7& 4 7 ; $ (# < ! #$%&'(&$', C'(5 $ : wykonywania (ang. 7>2!2!15 Tabela 2.2 Operatory logiczne Operator Opis B :3!!A NOT 1 & A & B AND 2 # A # B OR 3 $ A $ B EXOR 4 10
11 2.2.2 $ ( &%# 8 : & & : ich wykonywania. Tabela 2.3 Operatory arytmetyczne Operator Opis B :3 ** 2**3! 1 * 2*1 2 / 4/2 Dzielenie 2 % 9%8 Modulo Dodawanie Odejmowanie $ "# ( 2! 23 & ! 7! 5 B &2 3& 277!! ;&24!3 5B7 2 2 ; %?09# Language.7 A :22 Tabela 2.4 Rozszerzenia zmiennych Rozszerzenie 2 Opis.AP L < :2!27.AR L < :2! 7.CE L < :.+.CK L!:!7.CKMUX L Wybór multipleksowanego zegara.d L < :%7.DFB R < : 7 %makroceli.dq R < :J7 %.INT R =2!!:2!.IO R =2! :!pinu.j L < :67 6B.K L < :B7 6B.L L < :%7 latch.le L <:Latch Enable przerzutnika latch.lq R < :J7 7latch.OE L Programowane Output Enable.R L < :(7 (8.S L < :87 (8.SP L < :2!27.T L < :,7.TFB R < : 7,makroceli 11
12 ; Rozszerzenie.AP: ( 2 5# 2 & ! $ 7& :3@DA&!#2! 7 5,72 2!7 ;Atmel ATF1500. Rozszerzenie.AR: ( 2 2 & 43 2! ; : 7 2!25 12
13 Rozszerzenie.CE: ( %&:e wyzwalane!"2% & 27 3 : termu CE (ang. Clock < 2%.+& #,*GNEE #,0DNEE.+& D& 2! 2 3 2% " 2 4 rodziny Atmel ATF1500) zrobi to za nas automatycznie. Rozszerzenie.CK: ( 2 5.B 2 :! 2! : 5 $ :3 7! 2! pinów albo, do termu produkcji. Rozszerzenie.CK wybierze term produkcji. ( 2! 2& 7 3! 2&! pinu (na!1&! # 72! 2:3& #,*ONE "7 15 Rozszerzenie.CKMUX: ( 2 5.BC27 3! #,*ONE5) &#,*GNEE& #,0DNEE7!&
14 5.BC"2 2 5.B BC2 2 5.B5 Rozszerzenie.D: ( 2 5%2&27 3:%27%5, 7 7& 7 4! -% Atmela na rejestry typu D. Dla PLD Atmela takich jak ATF16V8B/20V8B/22V10B, ATV750/B i ATV2500/B 2 5%23&:!72, inaczej CUPL!5 Rozszerzenie.DFB: ( 2 5%0 2 &! # 2 24! : & 2%! :5, 4! #,* ONE? #,*GNEE?5 ( 2 5% !: 7 5 Rozszerzenie.DQ: Rozszerzenie 5%J 2 & 27 3 : 2%5! 2 2 : 25 $ 2 14
15 27 :J2%5( #,0DNEE DGP& 2 5 Rozszerzenie.INT 62 2: :7 ; : : 7@buried zarówno :3 2 5 ( #,0DNEE DGP& 2 5 Rozszerzenie.IO: ( 2 )'2 2 7 ; pinów z ! ! pinów I/O oraz logiki typu A :
16 Rozszerzenia.J i.k: ( B :3 stru J K. Równania! (+9)8,+(8+-+.,&!2: 27%,5,2 27 do.-2h5q5 Rozszerzenie.L: 62 & 27 3 : 2"!5 latch). To rozszerzenie 2!7 : 7 7 &4 #,0DNEE5! 2 7& 7 2 :makroceli jako zatrzaskowe (ang. Latched output). 16
17 Rozszerzenie.LE: ( : ; 2! latche. 62!7 7 2 : 7 7 &227 #,0DNEE5& Rozszerzenie.LQ: ( :!"!5 imput 1! 2 : 2 "!5 latched). ( #,0DNEE makroceli 128, lub 2 5 Rozszerzenie.OE: ( 2 5' ! :! termu produkcji. Jest wymagane przy wykorzystywaniu dwukierunkowych pinów I/O oraz indywidualnie programowalnych : 27 # #,*ONE?&#,*GNEE? #,0DNEE5 # &72:'+ kontrolowane na poziomie 7&#,0DNEE Rozszerzenia.S i.r: 17
18 ( :3("reset) i S (set) rejestru S-R. (! #,0DNEE!3727 2! 2 2 (+9)8,+(8+-+.,2 : rejestr typu D lub,5, H5Q5 Rozszerzenie.SP: Rozszerzenie to jest stosowane do ustawienia synchronicznego presetu rejestru na : 5$7 & : K ! &!:#2! 7 5 Rozszerzenie.T: ( 2 5,274:,275! 2 7&7 4! 27,5( 2 27 #,0DNEE#,*ONE?GNEE5 18
19 Rozszerzenie.TFB: Roz2 5,0 2 &! makrocela jest ustawiona na kombinacyjne :& 2,! :5 62 #,*ONE#,*GNEE5( 2 5, !: & ("# (!.-723 [!] var [.ext] =exp; gdzie: var 2 7 & ! & ext !. exp2" 715 =277 72&77 72: & : 5! jest operatorem komplementarnym. W standartowych równaniac! #+$% ;& 7 272! 2! ;5 872 #+$% 2 4 ;! & & 2 #+$%277 7!5 (! 2 22! 7! Operacje na zbiorach: < 2 2 7& 2 7 4! 23 22!7 5'7!3 & 5 19
20 < " 1 2 & ! & : zbiorów pierwotnych. 9 7 & 2 & 7 2 & 2 R $ ('# < 7 & 7 : 7! 2!& 27 : pozycjami w zbiorze. Gdy pozycja binarna w zmiennej jest równa 1 element w zbiorze pozostaje niezmieniony, gdy jest równa 0 element zostaje zanegowany, gdy jest równa C 2 25 < & '7 : 3 & 327&7 72 [A3, A2, A1, A0]:& [B3..B0]:# [C3, C2, C1, C0]:$ 8 A3 & A2 & A1 & A0 B3 # B2 # B1 # B0 C3 $ C2 $ C1 $ C $ ( # ' :& & :& 7 :5 87 : 2 : "!52bus): FIELD adres =[A3..A0]; $ select = adres:[c..f]; 2 select = addres:c # addres:d # addres:e # addres:f; 2.3 %, & : 7&
21 2.3.1 Definiowanie tablicy prawdy: ! ,#-+& : :& :: 2 : -2 : : $ hexadecymalnego, na BCD: FIELD input = [in3..0]; FIELD output = [out3..0]; TABLE input => output { 0=> 00; 1=>01; 2=>02; 3=>03; 4=>04; 5=>05; 6=>06; 7=>07; 8=>08; 9=>09; A=>10; B=>11; C=>12; D=>13; E=>14; F=>15; } Definiowanie automatu stanów (ang. state machine) # 2! 4#%?) 4& 72 27! A8 2! 7 5! : ! 2!& :!:! 7 & : 7 3! :& :! 7 I 72&! ; :! poprzedniego stanu, jak i stanów innych przerzutników & 2 : 7 :3&! "!5 combinatorial logic), 2 2& 2& :3 2"!5 registered 721& :3 normalnych. < :>2! 27 Logika kombinatoryczna jest to dowolna kombinacja bramek logicznych (zwykle AND i '(1& 7 2! : 72 7,7 " 2 7 propagacji, ang. propagation delay time)., : " 27!1 2:5 2 > : 2 2& =
22 (22>2 7 & :4! 25 $ & 7 2 :35(2 : 72 7 Tco (ang. clock to 1& !!& 27 7:7 5 # 7 3 2& & J+$.+ 4 : & ( 2 8+J+$ J+$.+%& 8+J+$.+6B& 8+J+$.+(8 8+J+$.+,& : 2 & : 222!77 %&6B&(8&,5, SEQUENCE state_var_list { PRESENT state_n0 IF (condition1)next state_n1; IF (condition2) NEXT state_n2 OUT out_n0; DEFAULT NEXT state_n0; PRESENT state_n1 NEXT state_n2;... PRESENT state_nn statements; } gdzie: state_var_list > & ; automatu stanów. state_n > 2 2 : 2 2STS 2" : 23! 215 statements warunki, U& : Definiowanie wielu automatów stanowych ! 2!!7-% & 7 & 2 7 2" &!2!72& zbiorach na bitach stanów danego automatu, lub zdefiniowanie globalnego rejestru, który 27 5 < 3! 2& 2 25 < 7 :3 7&!! 2! : 2" 215, &! 2 27! &!! :3 " 2 7@A15 < : 2 2! 3 & 3 &! 4!!5 22
23 2.3.4 $ " # 8 CONDITION7 7: ! & ; boolowskich. 82jak 7 CONDITION { IF expr0 OUT var;.. IF exprn OUT var; DEFAULT OUT var; } =2! 7 &! : Definiowanie funkcji 8 0$.,)'$ !4 5$ 37 w równaniach logicznych do reprezentacji tej funkcji. Format definiowania funkcji jest 27 FUNCTION name ([Parameter0,...,Parametern]) { body } <! 3 4& & ! 5 = 4 22! 4& & :3VWE Deklaracja MIN: % )$ 4 7 :327&7 :37 & 2& 2 25 % )$72 7 minimalizacji MIN var [.ext] = level; gdzie: MIN > var jest 7; 2.ext jest opcjonalnym rozszerzeniem które identyfikuje funkcje zmiennej level>2 2E5H E5H 7 7 & 2 & Quine-McClusky, Presto, Espresso 23
![7 777 MIN async_out = 0; /* no reduction */ MIN [outa, outb] = 1; /* Quine McClusky reduction*/ MIN count.](/docs-images/94/122074177/images/24-0.jpg "d = 4; /* Espresso reduction */ 3 $ )$, :7.-7 7:.-:2.-4Windows. 3.1 +( B7.-27!&: 7 22 2 27 7 ;!7 22 7 45)4 2 7 2 7 7!2 7!4! -%& 22 72 5 #3.- 3.")
24 7 777 MIN async_out = 0; /* no reduction */ MIN [outa, outb] = 1; /* Quine McClusky reduction*/ MIN count.d = 4; /* Espresso reduction */ 3 $ )$, :7.-7 7:.-:2.-4Windows ( B7.-27!&: ;! ) !2 7!4! -%& # XPrograms> <WinCUPL>, pojawi
25 =File New otwiera plik wzorcowy PLD dla nowego projektu. Open>27 4 Save> 7247 Save As> Print drukuje obecnie wybrany dokument Exit wychodzi z programu =Edit Cut przenosi zaznaczony tekst do schowka Copy kopiuje zaznaczony tekst do schowka Paste wsadza tekst ze schowka w miejsce obecnie wskazywane przez kursor Delete kasuje zaznaczony tekst Copy Message>7 :32 Search szuka podanego tekstu. Line To przechodzi do podanego numeru linii. =Options Compiler Options>7 7:7 &7 47 :5< Minimalization > & :! G5F5Q5 25
26 Optimalization > :! G5F5Q5 Output files>7 7 :5 download>77 5 Doc File Options opcje dla pliku.doc (rodzaj reprezentacji danych w nim zawartych). Output> 7 : 2 kompilacji. Device > 7! pld. #3 & 72 :3!! 7& 27 3 %) -..&
27 Simulator options> pld Listing File> 7 :2 "5so). Append Vectors dodaje wektory testowe do pliku.jed. Display Results>:!4 2:35 =adka Run kompilacja, symulacja i analiza Device Specific Compile kompilacja obecnie zaznaczonego projektu na : 5 Device Specific Simulate - symulacja obecnie zaznaczonego projektu na : 5 =Utilities>7 5 =Device Library> 7 ;.- a Calculator> windows File Manager>exploratora windows. DOS Prompt>:7 ;%'8windows. 27
28 Project opcje projektu Load wczytuje projekt z pliku.pld. 8T> 727" Windows Sposób radzenia sobie z wieloma otwartymi oknami Cascade otwieraj okna kaskadowo Title> 2 2 Arrange Icons > 7! CUPL Help pomoc on-line i ogólne informacje na temat CUPL 3.2, (%' JEDEC (rozszerzenie.1>27 :!5! "!5 absolute file) (.21>.8)"!5.- logic simulation program program symulacyjny). "5 21> 22 2! 7 5 Plik dokumentacji (.doc) zawiera rozszerzone równania logiczne i tablice symboli zmiennych. A Open PLA file (.7 1>7 4 ;5 4 Tutorial CUPL, 7 7!37!.-4 windows !&727 CUPL. 4.1 Tworzenie bramek !.- 4 2& 27 file 3open. 28
29 < 7 3 gates.pld z katalogu examples. Plik gates.pld $ 7:3 7! !.-5 29
30 $:Options -> Compiler '72&:7 2simulate, a 77 do Output file, wybierz tam JEDEC i 2 & % expanded macro i list, aby & 7 2! ompilacji. Z menu.7 3Device Specific.7 ": 7 2 4! , & %+.& symulacje i doda do programu wektory testowe. ; & 27 4! 2F5G5 4.2 Licznik do 10 Ten " 2 instrukcje warunkowe) DE57 " katalogu U7 21! ! :2! 25< up, down i 2 5 Asynchroniczny 7 2!2!&! 2! :35 < ! 77!7 "1& "! "5doc) 30
31 ************************************************************ Count10 ************************************************************ CUPL(WM) 4.7a Serial# MW Device g16v8ms Library DLIB-h Created Mon May 06 10:19: Name Count10 Partno CA0018 Revision 02 Date 12/19/89 Designer Kahl Company Logical Devices, Inc. Assembly None Location None ============================================================ Expanded Product Terms ============================================================ Q0.d =>!Q0 &!Q1 &!Q2 & Q3 &!clr #!Q0 &!Q3 &!clr Q1.d =>!Q0 &!Q1 &!Q2 & Q3 &!clr & dir # Q0 &!Q1 &!Q3 &!clr &!dir #!Q0 & Q1 &!Q3 &!clr &!dir # Q0 & Q1 &!Q3 &!clr & dir #!Q0 &!Q1 & Q2 &!Q3 &!clr & dir Q2.d =>!Q0 &!Q1 &!Q2 & Q3 &!clr & dir # Q0 & Q1 &!Q2 &!Q3 &!clr &!dir #!Q1 & Q2 &!Q3 &!clr &!dir # Q0 & Q2 &!Q3 &!clr & dir #!Q0 & Q1 & Q2 &!Q3 &!clr Q3.d => Q0 &!Q1 &!Q2 & Q3 &!clr & dir #!Q0 &!Q1 &!Q2 &!Q3 &!clr & dir # Q0 & Q1 & Q2 &!Q3 &!clr &!dir #!Q0 &!Q1 &!Q2 & Q3 &!clr &!dir carry =>!Q0 &!Q1 &!Q2 &!Q3 &!clr & dir # Q0 &!Q1 &!Q2 & Q3 &!clr &!dir clear => clr count => Q3, Q2, Q1, Q0 down =>!clr & dir mode => clr, dir up =>!clr &!dir carry.oe => 1 31
32 e "2 ; Kwadrat Z menu 4 35, $ 3 7! B & 3 pinów, dla tego projektu 7 3 H :3 P :3" 7 DQ*P15 = H piny :2 :&2 2P7)?'2 :5 $ ! " 7 2! 0)+-%15 9! & $ 3& (++#,& Name SQUARE; Partno XX; Date 05/01/96; Revision 01; Designer Chip Willman; Company Logical Devices Inc.; Assembly None; Location U1; Device G16V8; /**********************************************************/ /* This Design Example is an example of a lookup table to */ /* produce the square of a number coming in. */ /* */ /**********************************************************/ /* Allowable Target Device Types: */ /**********************************************************/ /** Inputs **/ Pin [2..5] = [I0..3] ; /* Input bus line 4 bits */ /** Outputs **/ Pin [12..19] = [Ot0..7] ; /* Output bus line 8 bits */ /** Declarations and Intermediate Variable Definitions **/ Field input = [I3..0]; Field output = [Ot7..0]; /** Logic Equations **/ Table input=>output { d 00 => d 000; d 01 => d 001; d 02 => d 004; $REPEAT A = [3..15] d {A} => d {A*A}; $REPEND } < 7! ! 5 < 7 U7 25U 72 2 :
ĆWICZENIE 4 Zapoznanie ze środowiskiem CUPL Realizacja układów kombinacyjnych na układach PLD
ĆWICZENIE 4 Zapoznanie ze środowiskiem CUPL Realizacja układów kombinacyjnych na układach PLD ZAGADNIENIA algebra Boola, bramki logiczne, Przygotowanie plików źródłowych w języku CUPL, Zasady kompilacji
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Sprawy formalne konsultacje,
Układy programowalne, część 5
Układy programowalne, część 5 Każda próba systematyzacji nabywanej wiedzy budziła we mnie bunt: po co zaczynać prace od podstaw, skoro chciałbym od razu zająć się zagadnieniami poważnymi? Pewnie wśród
i pakietu programowego PALASM 4
i pakietu programowego PALASM 4 - 2 -! "# logicznych PAL i GAL; $!# #% programowego PALASM 4.!" & "!&' (! ))!*+ $!," # (!) )# )!*+ -!," # (!!*+.!,% %(!!*! #!, #+ $!&# 0+ -!,%##nazwa.pds# # % '# #'"# %#+
Środowisko WinCUPL instrukcja laboratoryjna. dr inż. Jarosław Sugier
Środowisko WinCUPL instrukcja laboratoryjna dr inż. Jarosław Sugier J. Sugier WinCUPL instrukcja laboratoryjna 1 1 Informacje ogólne Pakiet oprogramowania WinCUPL firmy Atmel służy do specyfikacji, symulacji
AHDL - Język opisu projektu. Podstawowe struktury języka. Komentarz rozpoczyna znak i kończy znak %. SUBDESIGN
AHDL - Język opisu projektu. Podstawowe struktury języka Przykładowy opis rewersyjnego licznika modulo 64. TITLE "Licznik rewersyjny modulo 64 z zerowaniem i zapisem"; %------------------------------------------------------------
Technika Cyfrowa 2. Wykład 1: Programowalne układy logiczne
Technika Cyfrowa Wykład : Programowalne układy logiczne dr inż Jarosław Sugier JaroslawSugier@pwrwrocpl II pok C- J Sugier TC - Treść wykładu w tym semestrze: I Programowalne układy logiczne II Architektura
Wygląd okna aplikacji Project Navigator.
Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone
Elektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Obudowy układów scalonych
Obudowy układów scalonych Obudowy do montażu przewlekanego Nazwa obudowy Krótki opis DIP Obudowa dwurzędowa SDIP HDIP SIL PGA, PGAP Ścieśniona obudowa dwurzędowa Obudowa dwurzędowa z rozpraszaczem ciepła
Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Instrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU
Instrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU Spis treści: 1. Instalacja oprogramowania XG5000 3 2. Tworzenie nowego projektu i ustawienia sterownika 7 3. Podłączenie sterownika
Systemy wbudowane. Układy programowalne
Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze
Krótkie przypomnienie
Krótkie przypomnienie x i ={,} y i ={,} w., p. Bramki logiczne czas propagacji Odpowiedź na wyjściu bramki następuje po pewnym, charakterystycznym dla danego układu czasie od momentu zmiany sygnałów wejściowych.
Cyfrowe układy sekwencyjne. 5 grudnia 2013 Wojciech Kucewicz 2
Cyfrowe układy sekwencyjne 5 grudnia 2013 Wojciech Kucewicz 2 Układy sekwencyjne Układy sekwencyjne to takie układy logiczne, których stan wyjść zależy nie tylko od aktualnego stanu wejść, lecz również
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017 Prowadzący: mgr inż. Maciej Rudek email: maciej.rudek@pwr.edu.pl Pierwszy projekt w środowisku
Ukªady Kombinacyjne - cz ± I
Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami
Cyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Układy programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).
1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Ogromną rolę w technice cyfrowej spełniają układy programowalne, często określane nazwą programowalnych modułów logicznych lub krótko hasłem FPLD
Układy cyfrowe. Najczęściej układy cyfrowe służą do przetwarzania sygnałów o dwóch poziomach napięć:
Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów, którym przyporządkowywane są wartości liczbowe. Najczęściej układy cyfrowe służą do przetwarzania
Cyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana ze środków
Quartus. Rafał Walkowiak IIn PP Wer
Quartus Rafał Walkowiak IIn PP Wer 1.1 10.2013 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Projektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Elementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Podstawy Informatyki Elementarne podzespoły komputera
Podstawy Informatyki alina.momot@polsl.pl http://zti.polsl.pl/amomot/pi Plan wykładu 1 Reprezentacja informacji Podstawowe bramki logiczne 2 Przerzutniki Przerzutnik SR Rejestry Liczniki 3 Magistrala Sygnały
Rodzaje układów programowalnych
Układy programowalne Rodzaje układów programowalnych Programowalne parametry: Wzmacniacze o sterownym wzmocnieniu, Potencjometry cyfrowe Układy o programowalnych parametrach Tranzystory o programowalnych
Altera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Układy cyfrowe w Verilog HDL. Elementy języka z przykładami. wersja: cz.3
Układy cyfrowe w Verilog Elementy języka z przykładami wersja: 10.2009 cz.3 1 Układy sekwencyjne Układy sekwencyjne mają pamięć Układy synchroniczne najczęściej spotykane wszystkie elementy są kontrolowane
Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 2 KOMPILACJA
Komputerowe systemy wspomagania projektowania układów cyfrowych
Komputerowe systemy wspomagania projektowania układów cyfrowych 1 Komputerowe projektowanie SPECYFIKACJA PROJEKTU KOMPIACJA WERYFIKACJA I PROGRAMOWANIE Edytor graficzny Symulator Edytor tekstowy Wykresy
Mikrokontrolery i Mikrosystemy
Wykład Mikrokontrolery i Mikrosystemy Dodatek B Język ABEL opisu układów realizowalnych w strukturach programowalnych autor: dr inż. Zbigniew Czaja Gdańsk 2005 2 Spis treści 1. Wstęp...3 2. Podstawowa
Materiały pomocnicze do ćwiczeń laboratoryjnych. Projektowanie układów cyfrowych przy użyciu PLD i pakietu programowego PALASM 4
Materiały pomocnicze do ćwiczeń laboratoryjnych Projektowanie układów cyfrowych przy użyciu PLD i pakietu programowego PALASM 4 - 2 - Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z:. metodami projektowania
Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI
Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu
MentorGraphics ModelSim
MentorGraphics ModelSim 1. Konfiguracja programu Wszelkie zmiany parametrów systemu symulacji dokonywane są w menu Tools -> Edit Preferences... Wyniki ustawień należy zapisać w skrypcie startowym systemu
Projektowanie z użyciem procesora programowego Nios II
Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy
Układy programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).
Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Sterowniki Programowalne (SP)
Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i
Architektura komputerów
Wykład jest przygotowany dla IV semestru kierunku Elektronika i Telekomunikacja. Studia I stopnia Dr inż. Małgorzata Langer Architektura komputerów Prezentacja multimedialna współfinansowana przez Unię
Inwerter logiczny. Ilustracja 1: Układ do symulacji inwertera (Inverter.sch)
DSCH2 to program do edycji i symulacji układów logicznych. DSCH2 jest wykorzystywany do sprawdzenia architektury układu logicznego przed rozpoczęciem projektowania fizycznego. DSCH2 zapewnia ergonomiczne
Logika rozmyta typu 2
Logika rozmyta typu 2 Zbiory rozmyte Funkcja przynależności Interwałowe zbiory rozmyte Funkcje przynależności przedziałów Zastosowanie.9.5 Francuz Polak Niemiec Arytmetyka przedziałów Operacje zbiorowe
Bezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Quartus. Rafał Walkowiak IIn PP Listopad 2017
Quartus Rafał Walkowiak IIn PP Listopad 2017 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Laboratorium Podstaw Techniki Cyfrowej
Laboratorium Podstaw Techniki Cyfrowej Ćwiczenie 5: Wprowadzenie do języków opisu sprzętu 1. Języki opisu sprzętu Języki opisu sprzętu(hdl Hardware Description Language) to języki słuŝące do opisu układów
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur Piotr Fita Elektronika cyfrowa i analogowa Układy analogowe - przetwarzanie sygnałów, których wartości zmieniają się w sposób ciągły w pewnym zakresie
Realizacja systemów wbudowanych (embeded systems) w strukturach PSoC (Programmable System on Chip)
Realizacja systemów wbudowanych (embeded systems) w strukturach PSoC (Programmable System on Chip) Embeded systems Architektura układów PSoC (Cypress) Możliwości bloków cyfrowych i analogowych Narzędzia
5. PROGRAMOWALNE UKŁADY LOGICZNE
5. PROGRAMOWALNE UKŁADY LOGICZNE 5.1. Wstęp: Cyfrowe układy scalone Dwa podstawowe kryteria klasyfikacji ilość bramek w układzie (złożoność układu, tzw. stopień integracji), technologia wykonania. 5.1.1.
Programowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
MIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.
![MIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.](/thumbs/69/61366958.jpg "MIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.")
Click Co to to jest edit mikroelektronika Master title style Click to edit Master text styles Second Level MIKROELEKTRONIKA [gr.], dział Third Level elektroniki zajmujący się działaniem, Fourth Level konstrukcją
Układy cyfrowe i operacje logiczne
Temat: Układy cyfrowe i operacje logiczne Rozdziały wykładu: 1. Ogólna definicja układu cyfrowego 2. Funkcje logiczne i kombinacyjne układy cyfrowe 3. Proste kombinacyjne układy cyfrowe 4. Programowalne
Ćwiczenia 2 IBM DB2 Data Studio
Ćwiczenia 2 IBM DB2 Data Studio Temat: Aplikacje w Data Studio 1. Projekty Tworzenie procedur, UDF, trygerów zaczynamy od utworzenia projektu File -> New -> Project wybieramy Data Development Project.
MMfpga01. MMfpga11. Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu
MMfpga01 MMfpga11 Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu 1 Spis treści 1. Instalacja aplikacji QUARTUS II Web Edition...3 2. Instalacja programu QUARTUS II Web
INSTALACJA modemu Trimble TDL3G
INSTALACJA modemu Trimble TDL3G Parowanie modemu z kontrolerem TSC2 1. Aby przystąpić do procedury parowania modemu TDL 3G z kontrolerem, należy uprzednio zainstalować w kontrolerze aplikację TDL 3G Connector
Programowanie strukturalne. Opis ogólny programu w Turbo Pascalu
Programowanie strukturalne Opis ogólny programu w Turbo Pascalu STRUKTURA PROGRAMU W TURBO PASCALU Program nazwa; } nagłówek programu uses nazwy modułów; } blok deklaracji modułów const } blok deklaracji
Język HDL - VERILOG. (Syntetyzowalna warstwa języka) Hardware Description Language Krzysztof Jasiński PRUS PRUS
Język HDL - VERLOG Hardware Description Language (Syntetyzowalna warstwa języka) RUS RUS VERLOG rzegląd zagadnień RUS RUS prowadzenie do języka Reprezentacja układu cyfrowego w Verilogu opis strukturalny
Układy reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Programowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Projektowania Układów Elektronicznych CAD Laboratorium
Projektowania Układów Elektronicznych CAD Laboratorium ĆWICZENIE NR 3 Temat: Symulacja układów cyfrowych. Ćwiczenie demonstruje podstawowe zasady analizy układów cyfrowych przy wykorzystaniu programu PSpice.
Maszyna stanu State Machine
Pozwala na sekwencyjne wykonywanie zadań. Wykorzystuje się struktury Case umieszczone w pętli While. Wywołanie konkretnej struktury Case jest zdeterminowane wyjściem z poprzednio wykonanej struktury Case.
Tranzystor JFET i MOSFET zas. działania
Tranzystor JFET i MOSFET zas. działania brak kanału v GS =v t (cutoff ) kanał otwarty brak kanału kanał otwarty kanał zamknięty w.2, p. kanał zamknięty Co było na ostatnim wykładzie? Układy cyfrowe Najczęściej
Wykład Mikrosystemy Elektroniczne 1
Wykład Mikrosystemy Elektroniczne 1 Magistrala ISA Jest to 16 bitowa magistrala, taktowana częstotliwością 8MHz, której maksymalna realna przepustowość wynosi ok. 4-5 MB/s. Złącze tej magistrali składa
Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE
Katedra Elektroniki Akademia Górniczo-Hutnicza w Krakowie Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE opis układu w Verilog, kompilacja i symulacja
Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014
Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Temat 1. Algebra Boole a i bramki 1). Podać przykład dowolnego prawa lub tożsamości, które jest spełnione w algebrze Boole
Ćwiczenie 01 - Strona nr 1 ĆWICZENIE 01
ĆWICZENIE 01 Ćwiczenie 01 - Strona nr 1 Polecenie: Bez użycia narzędzi elektronicznych oraz informatycznych, wykonaj konwersje liczb z jednego systemu liczbowego (BIN, OCT, DEC, HEX) do drugiego systemu
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja 0.1 29.10.2013 Przypomnienie - podział układów cyfrowych Układy kombinacyjne pozbawione właściwości pamiętania stanów, realizujące
Wprowadzenie do psql i SQL. Język komend psql. Podstawy instrukcji SELECT
Wprowadzenie do psql i SQL 1 Bazy Danych Wykład p.t. Wprowadzenie do psql i SQL. Język komend psql. Podstawy instrukcji SELECT Antoni Ligęza ligeza@agh.edu.pl http://galaxy.uci.agh.edu.pl/~ligeza Wykorzystano
Cyfrowe układy scalone
Ryszard J. Barczyński, 2 25 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Układy cyfrowe stosowane są do przetwarzania informacji zakodowanej
BeoSound 4. Uzupełnienie
BeoSound 4 Uzupełnienie Organizacja menu Ten dodatek zawiera poprawki do instrukcji obsługi zestawu BeoSound 4. Dzięki nowemu oprogramowaniu Twój zestaw muzyczny oferuje nowe funkcje. Układ menu zmienił
Przerzutniki RS i JK-MS lab. 04 Układy sekwencyjne cz. 1
Przerzutniki RS i JK-MS lab. 04 Układy sekwencyjne cz. 1 PODSTAWY TECHNIKI MIKROPROCESOROWEJ 3EB KATEDRA ENERGOELEKTRONIKI I AUTOMATYKI SYSTEMÓW PRZETWARZANIA ENERGII WWW.KEIASPE.AGH.EDU.PL AKADEMIA GÓRNICZO-HUTNICZA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,
Scalone układy programowalne FPGA.
Scalone układy programowalne FPGA. (jd) Jacek Długopolski Katedra Informatyki AGH (v1.2) 1. Cel ćwiczenia Celem ćwiczenia jest zdobycie podstawowych wiadomości i umiejętności korzystania z oprogramowania
Projektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD.
LAB. 2 Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD. Laboratorium Mikroprocesorowych Układów Sterowania instrukcja
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Część 3. Układy sekwencyjne. Układy sekwencyjne i układy iteracyjne - grafy stanów TCiM Wydział EAIiIB Katedra EiASPE 1
Część 3 Układy sekwencyjne Układy sekwencyjne i układy iteracyjne - grafy stanów 18.11.2017 TCiM Wydział EAIiIB Katedra EiASPE 1 Układ cyfrowy - przypomnienie Podstawowe informacje x 1 x 2 Układ cyfrowy
UKŁADY SEKWENCYJNE Opracował: Andrzej Nowak
PODSTAWY TEORII UKŁADÓW CYFROWYCH UKŁADY SEKWENCYJNE Opracował: Andrzej Nowak Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz http://pl.wikipedia.org/ Układem sekwencyjnym nazywamy układ
Technika Cyfrowa 2 wykład 4: FPGA odsłona druga technologie i rodziny układów logicznych
Technika Cyfrowa 2 wykład 4: FPGA odsłona druga technologie i rodziny układów logicznych Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Elementy poważniejsze
Nazwa pochodzi od imienia znanego logika Haskell a Brooks a Curry ego ( )
PROGRAMOWANIE FUNKCYJNE HASKELL WPROWADZENIE HASKELL Nazwa pochodzi od imienia znanego logika Haskell a Brooks a Curry ego (1900-1982) Jest jednym z wielu funkcyjnych języków programowania, do których
Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD
Właściwości i metody obiektu Comment Właściwości
Właściwości i metody obiektu Comment Właściwości Właściwość Czy można zmieniać Opis Application nie Zwraca nazwę aplikacji, która utworzyła komentarz Author nie Zwraca nazwę osoby, która utworzyła komentarz
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych
LABORATORIUM ELEKTRONIKI I TEORII OBWODÓW
POLITECHNIKA POZNAŃSKA FILIA W PILE LABORATORIUM ELEKTRONIKI I TEORII OBWODÓW numer ćwiczenia: data wykonania ćwiczenia: data oddania sprawozdania: OCENA: 6 21.11.2002 28.11.2002 tytuł ćwiczenia: wykonawcy:
Część 2. Funkcje logiczne układy kombinacyjne
Część 2 Funkcje logiczne układy kombinacyjne Zapis funkcji logicznych układ funkcjonalnie pełny Arytmetyka Bool a najważniejsze aksjomaty i tożsamości Minimalizacja funkcji logicznych Układy kombinacyjne
Podstawy programowania w środowisku Totally Integration Automation Portal
GRUPA MT Temat i Autor Podstawy programowania w środowisku Totally Integration Automation Portal Krzysztof Bodzek, Arkadiusz Domoracki, Grzegorz Jarek CEL ĆWICZENIA 1. Poznanie narzędzia Totally Integration
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Układy logiczne układy cyfrowe
Układy logiczne układy cyfrowe Jak projektować układy cyfrowe (systemy cyfrowe) Układy arytmetyki rozproszonej filtrów cyfrowych Układy kryptograficzne X Selektor ROM ROM AND Specjalizowane układy cyfrowe
Kurs SIMATIC S7-300/400 i TIA Portal - Podstawowy. Spis treści. Dzień 1. I System SIEMENS SIMATIC S7 - wprowadzenie (wersja 1503)
Spis treści Dzień 1 I System SIEMENS SIMATIC S7 - wprowadzenie (wersja 1503) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6
WYDZIAŁ ELEKTROTECHNIKI, AUTOMATYKI I INFORMATYKI INSTYTUT AUTOMATYKI I INFORMATYKI KIERUNEK AUTOMATYKA I ROBOTYKA STUDIA STACJONARNE I STOPNIA
WYDZIAŁ ELEKTROTECHNIKI, AUTOMATYKI I INFORMATYKI INSTYTUT AUTOMATYKI I INFORMATYKI KIERUNEK AUTOMATYKA I ROBOTYKA STUDIA STACJONARNE I STOPNIA PRZEDMIOT : : LABORATORIUM PODSTAW AUTOMATYKI 1. WSTĘP DO
Proste układy sekwencyjne
Proste układy sekwencyjne Układy sekwencyjne to takie w których niektóre wejścia są sterowany przez wyjściaukładu( zawierają sprzężenie zwrotne ). Układy sekwencyjne muszą zawierać elementy pamiętające
1 Wstęp. 2 Proste przykłady. 3 Podstawowe elementy leksykalne i typy danych. 6 Opis strukturalny. 7 Moduł testowy (testbench)
Wstęp SYSTEMY WBUDOWANE Układy kombinacyjne c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 c Dr inż. Ignacy Pardyka (Inf.UJK) Systemy wbudowane Rok akad. 2011/2012