MegaDSP+ Zestaw do nauki DSP

Transkrypt

1 PROJEKTY MegaDSP Zestaw do nauki DSP Opisany w Elektronice Praktycznej nr /0 projekt SigmaDSP pozwalał na zapoznanie się z obsługą i podstawowymi funkcjami procesorów sygnałowych z rodziny Sigma DSP firmy Analog Devices. Nic nie stało też na przeszkodzie, aby zastosować tamten moduł we własnej aplikacji. Celem, który przyświecał opracowaniu MegaDSP było zachowanie cech poprzednika, ale przy znacząco zwiększonych możliwościach. Rekomendacje: zestaw przyda się nie tylko do nauki programowania procesorów DSP, ale również można go użyć we własnym urządzeniu, np. do kształtowania charakterystyki przenoszenia toru audio. Schemat blokowy zestawu MegaDSP pokazano na rysunku. Bazuje on na procesorze sygnałowym ADAU (można też użyć ADAU) z rodziny Sigma DSP. Układ pracuje w trybie SELFBOOT, co oznacza, że po załączeniu zasilania lub restarcie pobiera program z zewnętrznej pamięci EEPROM. W tym trybie nie jest wymagany zewnętrzny procesor sterujący, a wszystkie zmiany konfiguracji lub parametrów wykonywane za pomocą interfejsu GPIO. Moduł pracuje tylko z cyfrowym sygnałem wejściowym w standardzie S/PDIF (gniazdo SPDIF ) lub I S (gniazdo IS ). Dzięki wbudowanemu wielokanałowemu konwerterowi częstotliwości próbkowania jest możliwa współpraca ze źródłami sygnału o różnej częstotliwości próbkowania z przedziału 9 khz. Wewnętrzna obróbka sygnału oraz przetwarzanie C/A odbywa się z częstotliwością 9 khz. Schemat ideowy Sigma DSP_Plus podzielono na bloki funkcjonalne. Na rysunku pokazano odbiornik S/PDIF. Sygnał wejściowy poprzez transformator separujący TW jest doprowadzony do odbiornika/ dodatkowe materiały na ftp: ftp://ep.com.pl user:, pass: 0 Podstawowe informacje: Zbudowany na bazie procesora ADAU z rodziny Sigma DSP firmy Analog Devices. Układ pracuje w trybie self boot, tzn. pobiera program z zewnętrznej pamięci EEPROM. Wejście w standardzie S/PDIF lub I S. Częstotliwość próbkowania sygnału wejściowego z zakresu 9 khz. Częstotliwość próbkowania sygnału wyjściowego 9 khz. Zasilanie z zewnętrznego transformatora sieciowego V AC/ A V AC/0, A. Programowanie za pomocą Sigma Studio. Projekty pokrewne na FTP: (wymienione artykuły są w całości dostępne na FTP) AVT-9 Audio_Gen generator sygnału sinusoidalnego z DSP (EP /0) AVT- SigmaDSP Procesor DSP do urządzeń audio (EP /0) AVT- STK_ADAU Moduł wyjść analogowych (EP 0/0) AVT- STK_ADAU Mega DSP (EP /0) AVT-0 DSP dla każdego ADAU0 (EP -/0) AVT- Przetwornik D/A z układem TDA (EP /0) AVT-9 -bitowy przetwornik A/D wysokiej klasy (EP 9/0) AVT- Wielobitowy przetwornik cyfrowoanalogowy audio z PCM0 (EP -/0) AVT- DAC TDA (EP /0) AVT- Generator szumu różowego (EP /00) * Uwaga: Zestawy AVT mogą występować w następujących wersjach: AVT xxxx UK to zaprogramowany układ. Tylko i wyłącznie. Bez elementów dodatkowych. AVT xxxx A płytka drukowana PCB (lub płytki drukowane, jeśli w opisie wyraźnie zaznaczono), bez elementów dodatkowych. AVT xxxx A płytka drukowana i zaprogramowany układ (czyli połączenie wersji A i wersji UK) bez elementów dodatkowych. AVT xxxx B płytka drukowana (lub płytki) oraz komplet elementów wymieniony w załączniku pdf AVT xxxx C to nic innego jak zmontowany zestaw B, czyli elementy wlutowane w PCB. Należy mieć na uwadze, że o ile nie zaznaczono wyraźnie w opisie, zestaw ten nie ma obudowy ani elementów dodatkowych, które nie zostały wymienione w załączniku pdf AVT xxxx CD oprogramowanie (nieczęsto spotykana wersja, lecz jeśli występuje, to niezbędne oprogramowanie można ściągnąć, klikając w link umieszczony w opisie kitu) Nie każdy zestaw AVT występuje we wszystkich wersjach! Każda wersja ma załączony ten sam plik pdf! Podczas składania zamówienia upewnij się, którą wersję zamawiasz! (UK, A, A, B lub C). ELEKTRONIKA PRAKTYCZNA /0

2 PROJEKTY dekodera UW typu WM0. W zależności od potrzeb, jest możliwe doprowadzenie sygnału poprzez gniazdo SPDIF typu RCA lub przez SP w postaci listwy kołkowej. Układ WM0 pracuje w typowej aplikacji, z własnym generatorem kwarcowym MHz i konfiguracją sprzętową IS/- bity. Restart po załączeniu zasilania zapewnia U z bloku DSP. Dioda LCK sygnalizuje prawidłowy odbiór sygnału cyfrowego, a PWR obecność zasilania. Sygnał LCK wykorzystywany jest do wyciszania obwodów przetwornika C/A (bramka Schmitta UW), gdy nie ma prawidłowego odbioru sygnału wejściowego S/PDIF. Sygnał wejściowy I S jest doprowadzony poprzez złącze IS i połączony z portem szeregowym ADAU (sygnały IS: ISDI, ILRCK, IBCK). Podobnie jak w odbiorniku S/PDIF, jest możliwe zewnętrzne wyciszanie przetwornika C/A za pomocą sygnału IMUTE doprowadzonego do GPIO MP. Sygnał wyjściowy I S (WSDI, WBLCK, WLRCK) o częstotliwości fs z zakresu 9 khz jest doprowadzony do portu szeregowego I S układu ADAU. Sygnał wyciszania WMUTE jest doprowadzony do GPIO MP. Układ odbiornika S/PDIF uzupełniają elementy filtrujące zasilanie. Każdy z bloków funkcjonalnych układów UW jest zasilany poprzez filtr LC. Rezystor RP ogranicza przerost amplitudy szybkich sygnałów I S. Schemat DSP zamieszczono na rysunku. Aplikacja procesora DSP (U) jest typowa, układ pracuje w trybie SELFBOOT. Parametry i program są przechowywane w pamięci EEPROM (U). Zawartość pamięci jest programowana poprzez złącze USBI za pomocą programatora USBi. Układ ADMT (U) zapewnia poprawny restart układów po włączeniu Odbiornik S/PDIF WM0 Wejście I S 9 khz/ bity Rysunek. Schemat blokowy zestawu MegaDSP zasilania. Procesor DSP jest taktowany za pomocą rezonatora kwarcowego o częstotliwości, MHz. Układ ma aktywny obwód generatora sygnałowego MCLK dla przetwornika C/A. Blok DSP jest zasilany napięciem, V. Stabilizator z tranzystorem Q zapewnia zasilanie, V dla rdzenia procesora DSP. Poszczególne są zasilane poprzez odpowiednie filtry LC. Do złącza MP są doprowadzone cztery cyfrowe sygnały GPIO dla zewnętrznych przycisków lub układów sygnalizujących pracę DSP. Uwaga! GPIO ma niewielką obciążalność, więc do sterowania diodami LED należy użyć wzmacniaczy prądowych. Do złącza ADC są doprowadzone wejścia przetwornika A/C, które służą do przyłączenia potencjometrów przy regulacji analogowej. Każde złącze ma wyprowadzone zasilanie, V przeznaczone do zasilania zewnętrznych interfejsów GPIO. Dla rozproszenia traconej mocy procesor DSP jest wyposażony w niewielki radiator BGA. Zamianą sygnału audio z cyfrowego na analogowy zajmuje się przetwornik PCM0. W jego strukturze zaimplementowano kanały przetwornika C/A ( khz/ bity) oraz elastyczny interfejs szeregowy audio. W aplikacji MegaDSP układ PCM0 jest Sigma DSP ADAU 9 khz/ bity GPIO ( C/A) HD DAC kanały PCM0 konfigurowany sprzętowo za pomocą wejść FSx i FMTx. Sygnał audio nie jest przesyłany w standardzie IS dopuszczającym transmisję tylko dwóch kanałów, ale w trybie TDM (Time Data Multiplexed), który upraszcza budowę interfejsu wielokanałowego przetwornika C/A, ponieważ sygnały wszystkich kanałów są multipleksowane czasowo i przesyłane tylko jedną linią danych. Przykładowe przebiegi pokazano na rysunku. Schemat bloku przetwornika C/A pokazano na rysunku. Wejściowy sygnał TDM (DMCLK, DBCLK, DLRCK, DTDM) z portu szeregowego ADAU, przez rezystor RP jest doprowadzony do układu UD. Wspomniana wcześniej możliwość wyciszania kanałów wyjściowych jest aktywowana sygnałem DMUTE z wyprowadzenia MP procesora DSP. Przetwornik C/A wymaga sygnału zerującego po włączeniu zasilania i dlatego do wejścia 9 układu UD jest doprowadzony sygnał RES z bloku DSP. Analogowe sygnały VPx, VNx po konwersji są doprowadzane do modułów filtrów dolnoprzepustowych M M. Filtry wykonano na osobnych płytkach ze względu założenie jak najmniejszych wymiarów modułu MegaDSP. Schemat ideowy filtru zamieszczono na rysunku. Układ filtru jest typowy i nie wymaga szerszego opisu. WMUTE UW VG VCC NC I O LCK RPW RA RA RB RB RC RC RD RD PWR k FBW CW uf SPDIF SP TW DA0MC RW R RW 0k UW WM0 0 SCLK RX0 9 IFM/GPO0 SDI/HWM SDO/GPO LCK TX0 CSB/GPO RES MCLK RESETB LRCLK PVDD BCLK 9 P DIN 0 CLKOUT DOUT XOP XIN CW CW FBW RPW RA RA RB RB RC RC RD RD R DSP DAC LF LCHannel (BIA) DAC HF LCHannel (CZE) DAC LF RCHannel (NIE) DAC HF RCHannel (SZA) SPK CZE HF NIE HF BIA LF CZA LF WSDI WBCLK WLRCK CW pf XW MHz CW pf Rysunek. Schemat ideowy odbiornika S/PDIF ELEKTRONIKA PRAKTYCZNA /0

3 Zestaw do nauki DSP MP MP9 MP MP0 MP ADC ADC ADC0 ADC ADC U FC C A0 VCC A WP A SCL SDA SCL SDA USBI 9 0 RP RA RA RB RB RC RC RD RD k SCL SDA MR VCC!MR C V HT ICKSMDESA C C WLRCK WBCLK WSDI C V BCLK IS SDATA_IN RA SDATA_OUT RB ISDI LRCLK9 RC IBCLK 0 BCLK9 ILRCK 9 SDATA_OUT IMUTE LRCLK0 BCLK0 SDATA_OUT LRCLK C BCLK U ADAUYSVS C9 SDATA_OUT MP 0 PLL0 MP0 9 PLL MP9 ADC0 MP0/ADC0 MP ADC MP/ADC ADC MP/ADC ADC MP/ADC SCL RES R!RESET SDA R DMCLK CLKOUT V BCLK LRCLK SDATA_IN BCLK LRCLK 9 SDATA_IN 0 BCLK LRCLK SDATA_IN0 BCLK0 LRCLK0 MP MP0 9 MP9 0 MP ADDR0 CLATCH SCL/CCLK SDA/COUT ADDR/CDATA RP RA RB RC RD RD R V VA CE 0uFT FB U ADM!RESET RES CE 0uFT V CE 0uFT WMUTE IMUTE DMUTE VP C0 CE 0uFT FB DLRCK DBCLK DTDM SELFBOOT 9 CLKMODE 0 CLKMODE0 RSVD PLL MP MP MP MP 9 0 VDRIVE XTALO XTALI PLL_FILT PVDD P SPDIFI SPDIFO AVDD 9 A 0 SDATA_IN SDATA_OUT0 LRCLK BCLK SDATA_IN SDATA_OUT LRCLK BCLK SDATA_IN SDATA_OUT LRCLK BCLK SDATA_IN SDATA_OUT LRCLK BCLK SDATA_IN SDATA_OUT LRCLK C0 C C C C9 C C R 0k C Q PBSS0PZ C R k R k C nf C.nF C pf X,MHz C pf R 00R Rysunek. Schemat ideowy bloku DSP ELEKTRONIKA PRAKTYCZNA /0

4 PROJEKTY Wykaz elementów Płytka procesora Rezystory; (SMD 00, %) R: V/% (00) R:, kv/% (00) R: 00 V/% (00) R: kv/% (00) R: 0 kv/% (00) RD, RD: kv RD RD: kv RP: V (drabinka CRA0S0) RP: kv (drabinka CRA0S0) RPW:, kv (drabinka CRA0S0) RPW: V (drabinka CRA0S0) RS: V RS: V RS:, kv RT:, MV RT: V RW: 0 kv RW: V Kondensatory: C C0, C C0, CW: 0, mf (SMD 00, XR/ V) C: nf (SMD 00, NP0, %) C:, nf (SMD 0, NP0, %) C, C, CW, CW: pf (SMD 00, NP0, %) C, CD, CD, CT, CW: 0, mf (SMD 00, XR/0 V) CD, CD, CD, CD: 0 nf (SMD 00, XR/0 V) CD, CD, CD, CD, CD9: 0, mf (SMD 00, XR/0 V) CD0 CD, CD, CS, CS, CT, CW: mf (SMD 00, XR/0 V) CD: mf/ V (SMD 00, XR) CD: mf/ V (SMD 00, XR) CE CE, CED CED: 0 mf (SMD A ) CED, CED: 000 mf/ V (elektrolit. R= mm, D= mm, np. Panasonic FC) CED: mf (SMD B ) CES: 00 mf/ V (elektrolit. R= mm, D= mm, np. Panasonic FC) CS: 0 mf (SMD 00, XR/ V) CT: 0 nf (SMD 00, XR/0 V) Półprzewodniki: DD...DD: RSD (dioda szybka SMB) DS DS: SK (dioda szybka SMB) DT, DT: dioda prostownicza, uniwersalna np. N (SMD 0) LCK, PWR: dioda LED (SMD, 00) Q: PBSS0PZ (SOT-) U: ADAUYSVS lub ADAUYSVS (TQFP00) U: FC (SO-) U: ADM (SOT-) UD: PCM0 (VQFP) Rysunek. Przykładowe przebiegi czasowe interfejsu TDM. UD: ADP0-0 (SOTP) UD, UD: ADP0-ADJ (SOTP) US: LM-ADJ (TO-0) US: ADP9AKC- (SOT-) UT: ICM (SO) UW: WM0 (SSOP0) UW: VG (SC0-) V, V: PSMBC (SMB, transil) V: PSMB0C (SMB, transil) Inne: AC, ACN, ACP: złącze śrubowe ARK/ mm ADC, MP: złącze IDC z osłoną FB, FB, FBW, FBW: 00 V (SMD 00, perełka ferrytowa) HT: radiator BGA ICKSMDESA HTS: radiator HTS-00 IS: listwa kątowa SIP LP: listwa SIP R=, mm, prosta OUT: listwa kątowa, R=, mm OUT, OUT: gniazdo Mini Jack Stereo (TME) RY, RY: przekaźnik GK SMD V SP: listwa SIP, R=, mm, kątowa S/PDIF: gniazdo RCA CC TW: transformator Murata DA0MC (SMD) USBI: złącze IDC0 z obudową X: rezonator kwarcowy, MHz (HC9SMD) XW: rezonator kwarcowy MHz (HC9SMD) Płytka filtru ( szt.) Rezystory: (SMD 00, %) R, R: 0 V R, R: 99 V R, R: kv R: 00 V Kondensatory: C: pf (SMD 00, %, NP0) C:, nf (SMD 00, %, NP0) C, C: 0 pf (SMD 00, %, NP0) C, C: 0, mf (SMD 00, XR) CE, CE: mf (elektrolit. R=., D=, np. Panasonic FC) CE, CE: 0 mf/ V (SMD A ) Półprzewodniki U: NE (SO) Inne: J: złącze SIP, kątowe, R=, mm Zastosowany wzmacniacz operacyjny to NE, który w zupełności spełnia wymagania tej aplikacji. Można oczywiście poeksperymentować z nowszymi wzmacniaczami, o lepszych parametrach. Sygnał wyjściowy z par kanałów przetwornika C/A jest doprowadzony do gniazd OUT i OUT typu Jack, mm oraz do gniazda szpilkowego OUT, do którego są dołączone wszystkie kanały. Aby MegaDSP był rzeczywiście modułem kompletnym, uzupełniono go o drugi obwód wyciszania widoczny na schemacie bloku przetwornika na rys.. Składa się on z ICM oraz przekaźników RY i RY. Jego zadaniem jest eliminowanie zakłóceń podczas załączania i wyłączania MegaDSP. Układ opóźnienia wykonano w oparciu o ICM, który po upływie kilku sekund od załączenia zasilania zasila przekaźniki rozwierając wyjścia analogowe. Po zaniku zasilania wyjścia są zwierane bezzwłocznie chroniąc tor audio przed niepożądanymi zakłóceniami. Zasilacz części cyfrowej zbudowano w oparciu o typowe układy połączone szeregowo LM (US) stabilizujący wstępnie napięcie, V oraz niskoszumny stabilizator ADP9 (US) dostarczający napiecie, V dla częsci cyfrowej. Układ jest zasilany z transformatora siecioweego o napieciu wyjściowym V AC i prądzie A, które po wyprostowaniu w mostku Graetza złożonym z szybkich diod SK i filtrowaniu zasila stabilizator US i blok wyciszania. Transil V zabezpiecza układ przed szpilkami napięcia mogącymi uszkodzić US. Ze względu na traconą moc US wymaga zastosowania niewielkiego radiatora. Złacze LP służy do dołaczenia diody LED sygnalizującej załączenie zasilania. Zasilacz bloków analogowych dostarcza napięć VN/VP do zasilania filtrów LPF oraz VA do zasilania części analogowej PCM0. Zasilacz jest oparty o niskoszumne stabilizatory typu ADP- 0-ADJ (dla VN/VP, ± V) w wersji o regulowanym napięciu wyjściowym, Napięcie jest ustalane za pomocą dzielników rezystorowych RD RD. Zasilacz napięcia VA ( V) wykonano na bazie układu ADP0- o ustalonym na stałe -woltowym napięciu wyjściowym. Układ jest zasilany z transformatora V AC/0, A. Jego napięcie po wyprostowaniu w mostkach Graetza złożonych z szybkich diod RSD i filtrowaniu zasila stabilizatory UD, UD. Transile V i V zabezpieczają układ przed szpilkami napięcia. Stabilizator UD jest zasilany z napięcia VP. Urządzenie zmontowano na dwustronnej płytce drukowanej, której schemat montażowy pokazano na rysunku (moduł procesora) i rysunku (moduł filtru). Sposób ELEKTRONIKA PRAKTYCZNA /0

5 Zestaw do nauki DSP VA OUT VN VP OUT VA CT uf VP VN M PCM0_Amp_PCB M PCM0_Amp_PCB VP VN OUT OUT OUT OUT OUT OUT OUT OUT UD ADP0 0 OUT OUT VA VP VOUT VIN CD0 ADJ PG CD uf uf NC EN A OUT VP VN VP VN VP VN VP VN OUT OUT VP CD VOUT ADJ UD ADP0 ADJ VIN PG NC EN VP VN VP VN OUT VN V0 DT V V0 VO VI VO VI CS uf US ADP9AKC VO CS uf CED uft US LM ADJ CS 0uF CES 00uF/VFC DS SK CT 0nF LP DS SK DS SK V PSMBC V PSMB0C ADJ DS SK ACP ACN AC ADJ TP TP CD uf CD CED uf/v CED 000uF/VFC DD RSD DD RSD CD VOUT ADJ UD ADP0 ADJ VIN PG NC EN DD RSD DD RSD TP TP CD uf CD CED uf/v CED 000uF/VFC DD RSD DD RSD DD RSD VN VP VP VN VP VN VA RES DMUTE DMCLK DBCLK DLRCK DTDM TDM/delay q mode fs= OUT DD RSD OUT VP VN VN VP OUT TP TP M PCM0_Amp_PCB M PCM0_Amp_PCB VP VN VN VP OUT VP VN VN VP OUT VP VN VN VP OUT CD 0nF CD 0nF CD 0nF CD 0nF RT M A T OUT T T R G T R G RD k RD k RD k RD k UT ICM CT DT RD k RY GK F C C Gnd Vcc Trg Dis Out Thr Rst Ctl NC NC CM CM NO NO RY GK F RD k C RS R RS R HTS HS 00 RS k V PSMBC CD CD CED 0uFT C NC NC CM CM NO NO CED 0uFT CD CD CD9 CED 0uFT 0 9 VCOM VOUT VOUT VCC VREF VREF VREF VREF VCC VOUT VOUT VCOM 0 9 VOUT VOUT A VREF VREF NC NC FS FS0 FMT FMT FMT0 UD PCM0PFB VOUT VOUT A VREF VREF NC NC 9 MODE 0!RST MUTE DEM DEM0 SUB SCKI BCK LRCK DATA0 DATA 9 VDD 0!CS CCLK CDIN CDOUT RT R Rysunek. Schemat ideowy bloku przetwornika C/A ELEKTRONIKA PRAKTYCZNA /0 9

6 PROJEKTY C pf VP J VP VN CE uf VN CE uf C 0pF R R 0R 99R C,nF R U NE OFS DCN IN VS IN OUT VS OFS C VS 00R 99R R k C 0pF CE 0uFT VP R R 0R R k C VO VN CE 0uFT Rysunek. Schemat montażowy płytki filtrów LPF VN VP VO Rysunek. Schemat ideowy filtru LPF Rysunek 9. Konfiguracja USBi, DSP, EEPROM Rysunek. Schemat montażowy urządzenia MegaDSP montażu jest typowy i nie wymaga opisu jedynie należy sprawdzić jego poprawność. Szczególną uwagę należy zwrócić na prawidłowe przylutowanie padów termicznych stabilizatorów i procesora DSP. Układ nie wymaga uruchamiania, zlutowany prawidłowo ze sprawnych elementów jest gotowy do oprogramowania. Konfiguracja i programowanie odbywa się za pomocą środowiska graficznego Sigma Studio i programatora USBi. Konfiguracja sprzętowa modułu jest stała i może być wykorzystana jako szablon we własnych aplikacjach. Na rysunku 9 pokazano konfigurację programatora USBi, procesora DSP i pamięci EEPROM. Konfigurację sprzętową portów szeregowych DSP przedstawia rysunek 0. Porty Serial Input (IS), Serial Input Rysunek 0. Konfiguracja sprzętowa portów szeregowych DSP 0 ELEKTRONIKA PRAKTYCZNA /0 (SPDIF) są ustawione standardowo jako slave IS (są odbiornikami, nie generują sygnałów IS). Port wyjściowy Serial pracuje jako Master (generuje sygnały BCLK/ LRCK/SDO). Domeną zegarową jest sygnał zegara głównego DSP 9 khz. Port pracuje w trybie multipleksowanym TDM, zgodnie z konfiguracją sprzętową przetwornika PCM0. Ze względu na asynchroniczną pracę wejść szeregowych, przed obróbką audio jest konieczne sprowadzenie sygnałów do wspólnej domeny zegarowej. Do tego celu służy wbudowany w ADAU blok stereofonicznych konwerterów ASRC ( ma tylko dwa). Sygnały portów szeregowych doprowadzone są do ASRC z dowolnymi częstotliwościami próbkowania. Po konwersji do częstotliwości DSP dostępne są do obróbki. Konfigurację bloków ASRC pokazano na rysunku. W zakładce konfigurowany jest też port wyjściowy, który z racji trybu TDM zajmuje dwa kanały portów szeregowych (#, #9). Rysunek. Konfiguracja ASRC

7 Zestaw do nauki DSP Rysunek. Konfiguracja sygnałów zegarowych i wyprowadzeń GPIO Rysunek. Konfiguracja wewnętrznych sygnałów zegarowych DSP Rysunek. Konfiguracja domen zegara Kolejną konieczną do wykonania konfiguracją jest ustawienie zegara DSP i określenie funkcji wyprowadzeń GPIO (rysunek ). Układ ADAU pracuje z częstotliwością próbkowania 9 khz. Wejścia GPIO są używane do wyciszania WMUTE, IMUTE, do wyboru wejść szeregowych SEL i dlatego pracują w trybie wejść cyfrowych, z parametrem debounce=0 ms. Wejście sygnału wyciszania DMUTE pracuje w trybie wyjścia cyfrowego z podwieszeniem. Sygnał regulacji głośności jest podawany na GPIO pracujące w trybie analogowym. Pozostałe dostępne na złączach MP/ ADC należy skonfigurować zależnie od potrzeb danej aplikacji. Następnie należy uaktywnić wszystkie potrzebne sygnały zegarowe (MCLK: Adc, DSP Core, ASRC, Serial In, OUT) zgodnie z rysunkiem oraz określić domeny In/Out sygnałow zegarowych dla portów szeregowych, jak na rysunku. Po określeniu konfiguracji sprzętowej, można zabrać się za wykonanie programu dla DSP. Jako projekt przykładowy zrealizowano dwuwejściowy, cyfrowy przedwzmacniacz z korektorem i zwrotnicą dla dwudrożnego stereofonicznego aktywnego systemu audio. Schemat aplikacji zamieszczono na rysunku. Sygnały wejściowe z portów I S i SPDIF są doprowadzone do ASRC. Po konwersji częstotliwości próbkowania (odobnej dla każdego sygnału) doprowadzone są do multipleksera wejść sterowanego z wyprowadznia MP. Stąd poprzez multiplekser źródeł Gen/Serial, korektor graficzny, zwrotnicę dwudrożną, blok wspólnej regulacji głośności (potencjometr VOL pin MP0) do wyjść sterujących przetwornik C/A. Schemat zawiera sporo elementów nadmiarowych, ale bardzo przydatnych podczas uruchamiania. Każdy sygnał kanału C/A może być wyciszony blokiem MUTEx. Dostępny jest generator testowy wybierany multiplekserem Source=Gen. Generator ma regulowany poziom oraz dwie częstotliwości wyciszenie. (Uwaga na odpowiedni poziom sygnału podczas testów!). Za wyciszanie C/A odpowiada blok logiki przełączający odpowiednie sygnały na wyście DMUTE MP. Wbudowany multiplekser pozwala na sterowanie ręczne wyciszaniem. Podczas testów jest możliwe jest natychmiastowe sprawdzenie działania układu za pomocą programatora USBi. Przed zaprogramowaniem pamięci EEPROM należy tylko usunąć lub ustawić odpowiednio testowe bloki aplikacji i układ po restarcie będzie już samodzielnie realizował narysowane zadanie. Pozostaje życzyć powodzenia w tworzeniu własnych projektów. W przypadku problemów pomocne może być forum ez.analog.com (dział Sigma DSP). Adam Tatuś, EP Rysunek. Przykładowa aplikacja testowa ELEKTRONIKA PRAKTYCZNA /0