ORGANIZACJA SYSTEMÓW KOMPUTEROWYCH

Wielkość: px
Rozpocząć pokaz od strony:

Download "ORGANIZACJA SYSTEMÓW KOMPUTEROWYCH"

Transkrypt

1 ORGANIZACJA SYSTEMÓW KOMPUTEROWYCH Dr inŝ. Paweł Raczyński Katedra Systemów Automatyki WETI PG P.R. KSA 1

2 Literatura (1): A. Pyrchla, BIOS. Leksykon kieszonkowy., Helion 2007 A. Pyrchla, B. Danowski, BIOS. Przewodnik, Helion 2007 V. Pirogow, Asembler Podręcznik programisty, Helion 2005 E. Wróbel, Asembler Praktyczny kurs asemblera, Helion 2004 S. Kruk, Turbo asembler idee, polecenia, rozkazy procesora Pentium, Mikom 2000 K. R. Irvine, Asembler dla procesorów Intel vademecum profesjonalisty, Helion 2003 A. Jedruch, Techniki asemblerowe w programowaniu komputera IBM PC. Cz. 2 Zastosowanie funkcji systemu DOS, Skrypt PG 1991 J. Hollingworth, D. Buttrtfield, B. Swart, J. Allsop, C++ Builder 5 vademecum profesjonalisty tom 1 i 2, Helion 2001 Misiurewicz P. Układy mikroprocesorowe struktury i programowanie. WNT Misiurewicz P. Podstawy techniki mikroprocesorowej. WNT Niederliński A. Mikroprocesory mikrokomputery mikrosystemy. WSiP Systemy interfejsu w miernictwie. Praca zbiorowa pod redakcją W. Nowakowskiego. WKiŁ Rydzewski A. "Mikrokomputery jednoukładowe rodziny MCS-51", WNT Warszawa Mielczarek W. "Szeregowe interfejsy cyfrowe", HELION, Metzger P. "Anatomia PC", HELION, P.R. KSA 2

3 Literatura (2): Coffron J.W. "Lokalizacja uszkodzeń w systemach mikroprocesorowych" WNT Warszawa Cellary W., Królikowski Z. "Wprowadzenie do projektowania baz danych" WNT Warszawa Ullman J.D. "Systemy baz danych", WNT Warszawa M. Szafarczyk, D. Śmigulska-Grądzka, R. Wypysiński Podstawy układów sterowań cyfrowych i komputerowych PWN 2007 A. S. Tanenbaum, Strukturalna organizacja systemów komputerowych, Helion 2006 N. Noam, S. Shimon Elementy systemów komputerowych. Budowa nowoczesnego komputera od podstaw., WNT 2008 B. Danowski, Leksykon pojęć sprzętowych, Helion 2005 W. Komorowski, Krótki kurs architektury i organizacji komputerów, Mikom 2004 W. Stallings, Organizacja i architektura systemu komputerowego, WNT 2003 A. Skorupski, Podstawy budowy i działania komputerów, WKŁ W. Nawrocki, Komputerowe systemy pomiarowe, WKŁ B. Zieliński, Układy mikroprocesorowe. Przykłady rozwiązań, Helion 2002 Katalogi, strony WWW i podręczniki firmowe P.R. KSA 3

4 Warunki zaliczenia przedmiotu Wykła d Punkty Kolokwium 8-tydzień 20 Kolokwium 15-tydzień 20 Raze m 40 próg zalicze nia 21 pkt Laboratorium Punkty odrobie nie wszystkich ćw iczeń Ćwiczenie 1-6 6*7=42 S rawozdania 1-6 6*3=18 Raze m 60 próg zalicze nia 31 pkt Oce na zaleŝna sumy punktów (trze ba zaliczyć obie części) Dla chę tnych Re fe rat max 10 min P.R. KSA 4

5 Model prostego komputera URZĄDZENIA WE/WY magistrala PROCESOR PAMIĘĆ P.R. KSA 5

6 Model prostego procesora Rodzina procesorów firmy Intel Prawo Moore a moc obliczeniowa procesorów podwaja się co 24 miesiące P.R. KSA 6

7 Model prostego procesora (i8080) P.R. KSA 7

8 Model prostego procesora (i8080) internal data bus Accumulator Buffer FLAGS Accomulator B-register C-register Buffer ALU L-register SP Jednostka arytmetyczno-logiczna PC Registers P.R. KSA 8

9 Model prostego procesora (i8080) General PurposeRegisters Accomulator B-register D-register H-register C-register E-register L-register 8 bit data 8/16 bit data / 16-bit address 8/16 bit data / 16-bit address 8/16 bit data / 16-bit address FLAGS SP SP -IP 16-bit address 16-bit address Programowo dostępne rejestry ogólnego przeznaczenia P.R. KSA 9

10 Model prostego procesora (i8080) Instruction register Budowa instrukcji procesora P.R. KSA 10

11 Model prostego procesora (i8080) data register address register address data PAMIĘĆ CONTROL strobe processor Adres źródło: PC-IP adres rozkazu SP adresowanie pamięci stosu HL, DE, BC adresowanie danych Dane źródło/miejsce przeznaczenia: A,B,C,D,E,H,L,IR dane 8-bitowe HL, DE, BC, AF dane 16-bitowe P.R. KSA 11

12 Model prostego procesora (i8080) Cykl magistrali P.R. KSA 12

13 Model prostego procesora (i8080) Pobranie rozkazu Wykonanie rozkazu Pobranie rozkazu Wykonanie rozkazu Pobranie rozkazu Wykonanie rozkazu P: Szyna adresowa:= IP IP:=IP+1 IR:=DANE IF nie zakończono pobierania rozkazu GOTO P K: WYKONAJ ROZKAZ czas Cykl pracy procesora P.R. KSA 13

14 Model prostego procesora (i8080) PAMIĘĆ MEMR & MEMW A0-A15 IOR & IOWW A0-A7 UKŁADY WE/WY Podział przestrzeni adresowej P.R. KSA 14

15 Model prostego procesora (i8080) Lista rozkazów P.R. KSA 15

16 Model prostego procesora (i8080) Lista rozkazów P.R. KSA 16

17 Model prostego procesora (i8080) Lista rozkazów P.R. KSA 17

18 Model prostego procesora (i8080) adresowanie natychmiastowe adresowanie rejestrowe adresowanie bezpośrednie adresowanie rejestrowe pośrednie Maszyna jednoadresowa - konsekwencje Tryby adresowania P.R. KSA 18

19 Model prostego procesora (i8080) T1 WAIT=YES pobranie rozkazu czytanie z pamięci pisanie do pamięci czytanie ze stosu pisanie na stos czytanie z wejścia pisanie na wyjście przyjęcie przerwania NO NO T2 T3 T4 T5 Command finished? INT&INTE=1 WAIT=NO WAIT=YES TW Cykl maszynowy: T1-T3/T4/T5 (jeden kontakt z magistralą) Rozkaz: 1-5 cykli maszynowych Uproszczony graf stanów YES zamiast pobrania rozkazu przyjęcie przerwania P.R. KSA 19

20 Model prostego procesora (i8080) HOLDRQ=YES T3 T3 HOLDRQ=YES HOLDRQ=NO TWH Generacja HOLDACK Ustawienie magistrali w stan TS Stan zatrzymania P.R. KSA 20

21 Model prostego procesora (i8080) P.R. KSA 21

22 Współpraca z pamięcią P.R. KSA 22

23 Współpraca z pamięcią P.R. KSA 23

24 Współpraca z pamięcią P.R. KSA 24

25 Współpraca z pamięcią P.R. KSA 25

26 Współpraca z pamięcią P.R. KSA 26

27 Współpraca z pamięcią P.R. KSA 27

28 Współpraca z pamięcią P.R. KSA 28

29 Współpraca z pamięcią P.R. KSA 29

30 Współpraca z pamięcią P.R. KSA 30

31 Współpraca z pamięcią P.R. KSA 31

32 Współpraca z pamięcią P.R. KSA 32

33 Współpraca z pamięcią P.R. KSA 33

34 Architektura wejść cyfrowych i analogowych address bus CPU data bus RD WR Dekoder adresowy OR Rejestr ADC OR Wejście cyfrowe obiekt S&H obiekt Wejście analogowe Czujnik Przetwornik P.R. KSA 34

35 Architektura wyjść cyfrowych i analogowych address bus CPU PWM data bus RD WR Dekoder adresowy OR Rejestr DAC OR Wyjście cyfrowe obiekt Filtr dolnoprzepustowy obiekt Wzmacniacz i człon wykonawczy Filtr dolnoprzepustowy Wzmacniacz i człon wykonawczy obiekt Wyjście analogowe Wyjście analogowe P.R. KSA 35

36 Kierunki rozwojowe mikroprocesorów częstotliwość zegara wydłuŝenie słowa i rejestrów zwiększenie uniwersalności rejestrów zwiększenie przestrzeni adresowej rozbudowa listy rozkazów CISC/RISC zwiększenie liczby trybów adresowania modyfikacja architektury i cyklu procesora zwiększenie liczby przerwań wieloprogramowość mechanizmy ochrony zasobów działanie na wielu argumentach jednocześnie MMX inne? kompatybilność! P.R. KSA 36

37 8086 protoplasta rodziny x86 - rejestry AX (16) BX (16) CX (16) DX (16) Rejestry ogólnego przeznaczenia AH (8) AL (8) BH (8) BL (8) CH (8) CL (8) DH (8) DL (8) akumulator baza licznik dane Rejestry indeksowe BP (16) SP (16) SI (16) DI (16) Rejestry stanu i sterowania FLAGI (16) IP (16) Rejestry segmentowe CS (16) DS (16) SS (16) ES (16) P.R. KSA 37

38 8086 protoplasta rodziny x86 - flagi x x x x O D I T S Z x A x P x C O overflow (przepełnienie) D direction (kierunek) I interrupt (przerwanie) T trap (pułapka) S sign (znak) Z zero A auxilliary carry (przeniesienie pomocnicze) P parity (parzystość) C carry (przeniesienie) x nie wykorzystane P.R. KSA 38

39 8086 protoplasta rodziny x86 adresowanie pamięci 15 adres efektywny (16) 0 15 segment (16) SUMATOR 19 0 adres fizyczny (20) P.R. KSA 39

40 8086 protoplasta rodziny x86 adresowanie pamięci IP (16) CS (16) 0000 SUMATOR MOV d segment kodu SI (16) SUMATOR DS (16) 0000 SUMATOR Argument segment danych MOV r,[si+d] P.R. KSA 40

41 8086 protoplasta rodziny x86 modele pamięci 00000H KOD IP CS SS DS ES STOS DANE SP, BP BX, SI Wspólne dane DI FFFFFH P.R. KSA 41

42 8086 protoplasta rodziny x86 modele pamięci 00000H 00000H KOD + DANE + STOS + WSPÓLNE DANE 64 kb KOD 64 kb STOS 64 kb... DANE 64 kb Wspólne dane 64 kb CS=SS=DS=ES FFFFFH FFFFFH CS SS DS ES P.R. KSA 42

43 8086 protoplasta rodziny x86 modele pamięci 00000H KOD DANE 64 kb 64 kb Pojęcia: Bliski w zasięgu 16 bitowego przesunięcia Odległy wymaga modyfikacji przesunięcia i segmentu Krótki wymaga modyfikacji IP Długi wymaga modyfikacji CS i IP FFFFFH Konsekwencje: czas wykonania zajętość pamięci P.R. KSA 43

44 8086 protoplasta rodziny x86 sterowanie Jednostka wykonawcza EU magistrala wewnętrzna Jednostka obsługi magistrali BIU magistrala zewnętrzna rozkaz rozkaz rozkaz kolejka rozkazów pobranie rozkazu wykonanie rozkazu pobranie rozkazu wykonanie rozkazu pobranie rozkazu pobranie rozkazu wykonanie rozkazu pobranie rozkazu wykonanie rozkazu t P.R. KSA 44

45 8086 protoplasta rodziny x86 tryby adresowania albo albo albo BX BP SI DI albo albo BX BP SI DI + albo albo albo + CS 0000 SS 0000 DS 0000 ES 0000 przemieszczenie + adres efektywny + adres fizyczny P.R. KSA 45

46 8086 protoplasta rodziny x86 tryby adresowania kod operacji mod przemieszczenie adres efektywny adresowanie bezpośrednie kod operacji mod BX albo BP albo SI albo DI adresowanie pośrednie przez rejestr adres efektywny kod operacji mod przemieszczenie BX albo BP + adres efektywny adresowanie bazowe (względne) P.R. KSA 46

47 8086 protoplasta rodziny x86 tryby adresowania kod operacji mod przemieszczenie SI albo DI + automodyfikacja SI i DI flaga kierunku D adresowanie indeksowe adres efektywny kod operacji mod przemieszczenie SI albo DI + BX albo BP adresowanie bazowo-indeksowe adres efektywny automodyfikacja SI i DI flaga kierunku D P.R. KSA 47

48 8086 protoplasta rodziny x86 tryby adresowania kod operacji SI DI adres efektywny łańcucha źródłowego adres efektywny łańcucha docelowego adresowanie łańcuchów kod operacji dana DX adres portu bezpośrednie adresowanie portu kod operacji adres portu pośrednie adresowanie portu P.R. KSA 48

49 8086 protoplasta rodziny x86 organizacja magistrali FFFFF FFFFD FFFFE FFFFC a+1 a A19-A1 3 1 A19-A1 2 0 D15-D8 D7-D0 BHE=1 Bus High Enable A0=0 Transmisja bajtu do/z komórki o adresie parzystym P.R. KSA 49

50 8086 protoplasta rodziny x86 organizacja magistrali FFFFF FFFFD FFFFE FFFFC a+1 a A19-A1 3 1 A19-A1 2 0 D15-D8 D7-D0 BHE=0 Bus High Enable A0=1 Transmisja bajtu do/z komórki o adresie nieparzystym P.R. KSA 50

51 8086 protoplasta rodziny x86 organizacja magistrali FFFFF FFFFD FFFFE FFFFC b+1 a+1 b a A19-A1 3 1 A19-A1 2 0 D15-D8 D7-D0 BHE=0 Bus High Enable A0=0 Transmisja słowa do/z komórki o adresie parzystym P.R. KSA 51

52 8086 protoplasta rodziny x86 organizacja magistrali FFFFF FFFFE FFFFF FFFFE FFFFD FFFFC FFFFD FFFFC b+1 b b+1 b a+1 a a+1 a A19-A1 A19-A1 A19-A1 A19-A D15-D8 D7-D0 D15-D8 D7-D0 BHE=0 Bus High Enable A0=1 BHE=1 Bus High Enable A0=0 Transmisja słowa do/z komórki o adresie nieparzystym (dwa cykle magistrali!) P.R. KSA 52

53 8086 protoplasta rodziny x86 lista rozkazów rozwiązanie CISC wiele złoŝonych rozkazów wykonywanych często w ciągu wielu cykli maszynowym rozwiązanie RISC niewielka ilość prostych rozkazów ale wykonywanych najczęściej w jednym (lub w minimalnej liczbie) cykli maszynowych Wybór zaleŝy przede wszystkim od zadań stawianych danemu procesorowi! P.R. KSA 53

54 8086 protoplasta rodziny x86 lista rozkazów Rozkazy przesłań P.R. KSA 54

55 8086 protoplasta rodziny x86 lista rozkazów Rozkazy arytmetyczne P.R. KSA 55

56 8086 protoplasta rodziny x86 lista rozkazów Rozkazy manipulacji na bitach P.R. KSA 56

57 8086 protoplasta rodziny x86 lista rozkazów Wykorzystanie rejestrów i flag Rozkazy operacji na łańcuchach P.R. KSA 57

58 8086 protoplasta rodziny x86 lista rozkazów Diagram operacji na łańcuchach P.R. KSA 58

59 8086 protoplasta rodziny x86 lista rozkazów Rozkazy skoków i skoków ze śladem / powrotu P.R. KSA 59

60 8086 protoplasta rodziny x86 lista rozkazów problem zasięgu skoku adres bezpośredni / względny CALL RET 0059 IP 0059 IP CALL RET 2C00 CS 2C00 CS 0059 IP 0059 IP Rozkazy skoków ze śladem bliskich i dalekich P.R. KSA 60

61 8086 protoplasta rodziny x86 lista rozkazów Wybrane konsekwencje resetu Rozkazy sterujące P.R. KSA 61

62 8086 protoplasta rodziny x86 lista rozkazów Czas wyznaczania adresu efektywnego Fragment listy rozkazów P.R. KSA 62

63 8086 protoplasta rodziny x86 przerwania Struktura systemu przerwań i ich priorytety P.R. KSA 63

64 8086 protoplasta rodziny x86 przerwania Wektory przerwań Obsługa pracy krokowej (TF=1) P.R. KSA 64

65 8086 protoplasta rodziny x86 przerwania Przerwania wewnętrzne 0 dzielenie przez 0 1 praca krokowa 2 NMI 3 pułapka 4 gdy podczas INT0 wykryty nadmiar Diagram obsługi przerwań P.R. KSA 65

66 8086 protoplasta rodziny x86 tryb pracy Tryb minimalny / maksymalny Tryb minimalny system z pojedynczym mikroprocesorem, niewielkie zasoby Tryb maksymalny procesor współpracuje ze sterownikiem magistrali, moŝliwa znaczna rozbudowa zasobów komputera oraz współpraca wielu procesorów P.R. KSA 66

67 80286 tryby pracy W trybie rzeczywistym moŝliwość adresacji 1 MB pamięci segmentowanej, wprowadzony w celu kompatybilności z wcześniejszymi modelami. W trybie chronionym moŝliwość adresowania 4 GB pamięci adres 32 bitowy. UmoŜliwia sprzętową ochronę pamięci przy pracy wielozadaniowej moduł Memory Management Unit (MMU). rejestry segmentowe zawierają selektory, które wskazują deskryptory 8-bajtowe struktury opisujące segment. deskryptor zawiera wskazanie fizycznego adresu w pamięci 24-bitowy adres bazowy, 16-bitowa długość segmentu, prawa dostępu, numer uprawnienia segmentu przerwanie sprzętowe w przypadku naruszenia praw dostępu przełączanie rzeczywisty/chroniony bit PE (Protection Enable) w Control Register P.R. KSA 67

68 80286 tryb chroniony - deskryptor Ba za ZIARN D/B 0 S YS re z Limit PAM PRZYWILEJ S TYP Ba za Ba za 15-0 Limit 15-0 Baza 32-bitowy offset segmentu Limit 20-bitowa wielkość segmentu interpretacja w kontekście ZIARN D/B 0-segm 16-bitowy, 1-segm 32-bitowy ZIARN 0-ziarnistość 1B (max 1 MB), 1-ziarnistość 4kB (max 4GB) SYS rez zarezerwowane dla systemu operacyjnego PAM informacja czy segment załadowany do pamięci PRZYWILEJ poziom uprzywilejowania (0 najwyŝszy) S 0 segment systemowy TYP typ segmentu i prawa dostępu (róŝna interpretacja dla róŝnych segmentów) P.R. KSA 68

69 tryby wirtualny V86 (Virtual 8086) Tryb wirtualny umoŝliwia procesorom IA-32 uruchamianie programów przeznaczonych dla trybu rzeczywistego. Uwaga: dostęp do zasobów np. portów, przerwań jest sankcjonowany przez system operacyjny (niedostępne bezpośrednio dla uŝytkownika). Na system operacyjny spada konieczność emulowania zasobów i nadzór nad wykorzystaniem rzeczywistych zasobów. Systemy operacyjne mają moŝliwość wykorzystanie tego trybu nazywane róŝnie np. DOSEMU, DOSBOX lub NTVDM P.R. KSA 69

70 8086 protoplasta rodziny x86 technologia MMX Single Instruction Multiple Data jak przetworzyć jedną instrukcją wiele danych? Odmiany tej technologii: MMX (Intel) - MultiMedia Extensions 3Dnow (AMD) Streaming SIMD Extensions (SSE) Pentium III, nowsze AMD Streaming SIMD Extensions 2 (SSE 2) Pentium IV, AMD 64 Streaming SIMD Extensions 3 (SSE 3) Xeon, nowsze AMD Technologia MMX operuje na ośmiu 64-bitowych rejestrach danych oznaczonych mm0,..., mm7, stanowiących części 80-bitowych rejestrów FPU. To wyklucza jednoczesne uŝycie FPU i MMX! Rejestry 64-bitowe mieszczą spakowane dane np. 2 słowa 32-bitowe, 4 słowa 16-bitowe lub 8 słów 8-bitowych. MoŜna zatem wykonywać jedną instrukcje od razu na zbiorze danych! P.R. KSA 70

71 Obsługa urządzeń wejścia - wyjścia Synchronizacja wymiany danych start start Nadajnik informacji Dane waŝne = NIE Gotowość = TAK zapis Przygotuj dane NIE Dane waŝne? Bufor (1) S Q (2) NIE Odbiornik gotowy? TAK Zapis do bufora TAK Odczyt z bufora Gotowość = NIE R Dane waŝne = TAK UŜyj danych odczyt Odbiornik informacji (2) (1) NIE TAK Odbiornik gotowy? Dane waŝne = NIE Koniec danych? Gotowość = TAK Dane waŝne? Koniec danych? P.R. KSA 71 stop TAK NIE TAK TAK stop NIE NIE

72 Obsługa urządzeń wejścia - wyjścia Wyjście równoległe INT address bus CPU address decoder OR write port Register data bus RD WR read status OR Q FLIP- FLOP S R Output device (1) (2) P.R. KSA 72

73 Obsługa urządzeń wejścia - wyjścia Wejście równoległe INT address bus CPU address decoder OR read port Register load data bus RD WR read status OR Q FLIP- FLOP R S Input device (2) (1) P.R. KSA 73

74 Programowany interfejs równoległy P.R. KSA 74

75 Programowany interfejs równoległy 8255 Opis wyprowadzeń P.R. KSA 75

76 Programowany interfejs równoległy 8255 Dostęp do zasobów P.R. KSA 76

77 Programowany interfejs równoległy 8255 Tryby pracy P.R. KSA 77

78 Programowany interfejs równoległy 8255 Programowanie trybów pracy słowo sterujące P.R. KSA 78

79 Programowany interfejs równoległy 8255 Programowanie trybu pracy portów P.R. KSA 79

80 Programowany interfejs równoległy 8255 Słowo wykonawcze indywidualne ustawianie/kasowanie bitów P.R. KSA 80

81 Programowany interfejs równoległy 8255 Tryb 1 - wejście INTR=1 - przerwanie P.R. KSA 81

82 Programowany interfejs równoległy 8255 Tryb 1 - wyjście INTR=1 - przerwanie P.R. KSA 82

83 Programowany interfejs równoległy 8255 Tryb 1 kombinacja wejście / wyjście P.R. KSA 83

84 Programowany interfejs równoległy 8255 Tryb 2 port dwukierunkowy P.R. KSA 84

85 Programowany interfejs równoległy 8255 Czytanie portu C w trybach 1 i 2 dostarcza informacji statusowej P.R. KSA 85

86 Programowany interfejs równoległy 8255 Przykład wykorzystania współpraca z przetwornikami A/C i C/A P.R. KSA 86

87 Zestaw programowalnych liczników 8254 Architektura i moŝliwości układu P.R. KSA 87

88 Zestaw programowalnych liczników P.R. KSA 88

89 Zestaw programowalnych liczników 8254 Współpraca z magistralą systemową P.R. KSA 89

90 Zestaw programowalnych liczników 8254 Cykl zapisu Cykl odczytu P.R. KSA 90

91 Zestaw programowalnych liczników 8254 Postać słowa sterującego P.R. KSA 91

92 Zestaw programowalnych liczników 8254 Rozkazy wykonawcze i status P.R. KSA 92

93 Zestaw programowalnych liczników 8254 Adresy i konsekwencje polecenia read-back P.R. KSA 93

94 Zestaw programowalnych liczników 8254 Tryb 0 przerwanie po doliczeniu do stanu końcowego OUT na początku =0, zmienia stan na 1 po osiągnięciu stanu końcowego GATE = 0 blokuje zliczanie Start/Restart zliczania następny impuls zegara po załadowaniu licznika P.R. KSA 94

95 Zestaw programowalnych liczników 8254 Tryb 1 sprzętowo (re)wyzwalany pojedynczy impuls OUT na początku =1, zmienia stan na 0 po wyzwoleniu GATE GATE powtórnie wyzwala impuls (restartuje zliczanie) Czas trwania impulsu zaleŝny od nastawy wpisanej do licznika P.R. KSA 95

96 Zestaw programowalnych liczników 8254 Tryb 2 generator sygnału o zadanej częstotliwości OUT na początku =1, zmienia stan na 0 na jeden takt zegara podczas wyzerowania licznika GATE = 0 zatrzymuje zliczanie Wpisanie nowej wartości do licznika podczas zliczania skutkuje w następnym cyklu zliczania P.R. KSA 96

97 Zestaw programowalnych liczników 8254 Tryb 3 generator przebiegu prostokątnego OUT na początku =1, zmienia stan na 0 na połowę okresu zliczania licznika W przypadku nieparzystego N OUT=1 przez (N-1)/2+1 okresów zegara a OUT=0 przez (N-1)/2 okresów zegara GATE = 0 zatrzymuje zliczanie P.R. KSA 97

98 Zestaw programowalnych liczników 8254 Tryb 4 programowo wyzwalany impuls o czasie trwania 1 okresu zegara OUT na początku =1, zmienia stan na 0 po wyzerowaniu licznika, start zliczania po załadowaniu GATE = 0 wstrzymuje zliczanie Przeładowanie licznika w trakcie zliczania powoduje dokończenie zliczania wg. Pierwotnej nastawy, odliczenie wg. Nowej i dopiero generację impulsu P.R. KSA 98

99 Zestaw programowalnych liczników 8254 Tryb 5 sprzętowo (re)wyzwalany impuls o czasie trwania 1 okresu zegara OUT na początku =1, zmienia stan na 0 po wyzerowaniu licznika, start zliczania po opadającym zboczu GATE Kolejne zbocze opadające GATE restartuje zliczanie Przeładowanie licznika w trakcie zliczania powoduje dokończenie zliczania wg. pierwotnej nastawy, odliczenie wg. nowej dopiero po kolejnym wyzwoleniu P.R. KSA 99

100 Zestaw programowalnych liczników 8254 Minimalne i maksymalne wartości początkowe zliczania w zaleŝności od wybranego trybu Podsumowanie roli GATE w poszczególnych trybach pracy P.R. KSA 100

101 Zestaw programowalnych liczników 8254 Parametry czasowe cyklu zapisu do licznika P.R. KSA 101

102 Zestaw programowalnych liczników 8254 Parametry czasowe sygnałów CLOCK i GATE P.R. KSA 102

103 Idea transmisji szeregowej synchronicznej Rejestr PISO dane Rejestr PISO ZEGAR takt Warunek poprawności transmisji: liczba impulsów zegara równa długości przesyłanego słowa zgodny kierunek przesuwu rejestrów Transmisja bez przerw wypełniaczem transmisji znaki synchronizacji. Bitowa szybkość transmisji (BST) wyznaczona przez zegar. Efektywna szybkość transmisji (EST) wynika z szybkości podawania danych. EST <= BST P.R. KSA 103

104 Idea transmisji szeregowej asynchronicznej Rejestr PISO dane Rejestr PISO ZEGAR takt N takt O ZEGAR Warunek poprawności transmisji: f(takt N) = f(takt O) decydują o bitowej szybkości transmisji zgodność fazy zegarów (mechanizm synchronizacji) ustalona długość znaków ustalony kierunek przesuwu rejestrów określony sposób kontroli poprawności przesyłanych danych Między przesłaniem kolejnych znaków dowolnie długa przerwa. Bitowa szybkość transmisji (BST) wyznaczona przez zegar. Efektywna szybkość transmisji (EST) wynika z szybkości podawania danych. EST <= BST P.R. KSA 104

105 Mechanizm synchronizacji w transmisji asynchronicznej stan spoczynku Bit startu Bity danych Bit(y) stopu Linia danych Zegar N T NADAJNIK RAMKA stan spoczynku Bit startu Bity danych Bit(y) stopu Linia danych Zegar O 3/2T T t ODBIORNIK Krótkoterminowa niestabilność f zegara < 5% P.R. KSA 105

106 Mechanizm kontroli poprawności Bit parzystości ustawiany w nadajniku i kontrolowany w odbiorniku Bit nieparzystości ustawiany w nadajniku i kontrolowany w odbiorniku P.R. KSA 106

107 Parametry transmisji szeregowej asynchronicznej Transmisja synchroniczna niebieskie znaki danych, zielone znaki synchronizacji Transmisja asynchroniczna Standard RS232C 1 bit startu 5-8 bitów znaku danych tolerowany bit kontrolny 1, 1,5 lub 2 bity stopu BST {110, 300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, , } bodów (bitów na sekundę) P.R. KSA 107

108 P.R. KSA 108

109 16550 jeden z następców 8250 Adresy rejestrów wewnętrznych Schemat aplikacyjny P.R. KSA 109

110 16550 jeden z następców 8250 Struktura wewnętrzna P.R. KSA 110

111 16550 jeden z następców 8250 Rejestry sterujące P.R. KSA 111

112 16550 jeden z następców 8250 Funkcje przerwań P.R. KSA 112

Programowanie niskopoziomowe

Programowanie niskopoziomowe Programowanie niskopoziomowe ASSEMBLER Teodora Dimitrova-Grekow http://aragorn.pb.bialystok.pl/~teodora/ Program ogólny Rok akademicki 2011/12 Systemy liczbowe, budowa komputera, procesory X86, organizacja

Bardziej szczegółowo

Procesory rodziny x86. Dariusz Chaberski

Procesory rodziny x86. Dariusz Chaberski Procesory rodziny x86 Dariusz Chaberski 8086 produkowany od 1978 magistrala adresowa - 20 bitów (1 MB) magistrala danych - 16 bitów wielkość instrukcji - od 1 do 6 bajtów częstotliwośc pracy od 5 MHz (IBM

Bardziej szczegółowo

Struktura i działanie jednostki centralnej

Struktura i działanie jednostki centralnej Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala

Bardziej szczegółowo

BUDOWA I DZIAŁANIE MIKROPROCESORA

BUDOWA I DZIAŁANIE MIKROPROCESORA BUDOWA I DZIAŁANIE MIKROPROCESORA I. Budowa mikroprocesora 1. Schemat blokowy mikroprocesora 2. Jednostka arytmetyczno-logiczna 3. Rejestry a) Rejestry mikroprocesorów Zilog Z80 i Intel 8086 b) Typy rejestrów

Bardziej szczegółowo

Procesory. Schemat budowy procesora

Procesory. Schemat budowy procesora Procesory Procesor jednostka centralna (CPU Central Processing Unit) to sekwencyjne urządzenie cyfrowe którego zadaniem jest wykonywanie rozkazów i sterowanie pracą wszystkich pozostałych bloków systemu

Bardziej szczegółowo

MIKROPROCESORY architektura i programowanie

MIKROPROCESORY architektura i programowanie Systematyczny przegląd. (CISC) SFR umieszczane są w wewnętrznej pamięci danych (80H 0FFH). Adresowanie wyłącznie bezpośrednie. Rejestry o adresach podzielnych przez 8 są też dostępne bitowo. Adres n-tego

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

Podstawy techniki cyfrowej i mikroprocesorowej II. Urządzenia wejścia-wyjścia

Podstawy techniki cyfrowej i mikroprocesorowej II. Urządzenia wejścia-wyjścia Podstawy techniki cyfrowej i mikroprocesorowej II Urządzenia wejścia-wyjścia Tomasz Piasecki magistrala procesor pamięć wejście wyjście W systemie mikroprocesorowym CPU może współpracować za pośrednictwem

Bardziej szczegółowo

Architektura komputerów. Asembler procesorów rodziny x86

Architektura komputerów. Asembler procesorów rodziny x86 Architektura komputerów Asembler procesorów rodziny x86 Architektura komputerów Asembler procesorów rodziny x86 Rozkazy mikroprocesora Rozkazy mikroprocesora 8086 można podzielić na siedem funkcjonalnych

Bardziej szczegółowo

Programowanie w asemblerze Środowiska 64-bitowe

Programowanie w asemblerze Środowiska 64-bitowe Programowanie w asemblerze Środowiska 64-bitowe 24 listopada 2015 Nieco historii najnowszej Intel wraz z HP rozpoczynaja pracę nad procesorem 64-bitowym z wykorzystaniem technologii VLIW. Powstaje procesor

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja. do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1.

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja. do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1. Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1 PAMIĘCI SZEREGOWE EEPROM Ćwiczenie 3 Opracował: dr inŝ.

Bardziej szczegółowo

Wstęp...9. 1. Architektura... 13

Wstęp...9. 1. Architektura... 13 Spis treści 3 Wstęp...9 1. Architektura... 13 1.1. Schemat blokowy...14 1.2. Pamięć programu...15 1.3. Cykl maszynowy...16 1.4. Licznik rozkazów...17 1.5. Stos...18 1.6. Modyfikowanie i odtwarzanie zawartości

Bardziej szczegółowo

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń

Bardziej szczegółowo

Adresowanie obiektów. Adresowanie bitów. Adresowanie bajtów i słów. Adresowanie bajtów i słów. Adresowanie timerów i liczników. Adresowanie timerów

Adresowanie obiektów. Adresowanie bitów. Adresowanie bajtów i słów. Adresowanie bajtów i słów. Adresowanie timerów i liczników. Adresowanie timerów Adresowanie obiektów Bit - stan pojedynczego sygnału - wejście lub wyjście dyskretne, bit pamięci Bajt - 8 bitów - wartość od -128 do +127 Słowo - 16 bitów - wartość od -32768 do 32767 -wejście lub wyjście

Bardziej szczegółowo

Architektura Systemów Komputerowych. Bezpośredni dostęp do pamięci Realizacja zależności czasowych

Architektura Systemów Komputerowych. Bezpośredni dostęp do pamięci Realizacja zależności czasowych Architektura Systemów Komputerowych Bezpośredni dostęp do pamięci Realizacja zależności czasowych 1 Bezpośredni dostęp do pamięci Bezpośredni dostęp do pamięci (ang: direct memory access - DMA) to transfer

Bardziej szczegółowo

PC 3 PC^ TIMER IN RESET PC5 TIMER OUT. c 3. L 5 c.* Cl* 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 LTJ CO H 17 AD7 U C-"

PC 3 PC^ TIMER IN RESET PC5 TIMER OUT. c 3. L 5 c.* Cl* 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 LTJ CO H 17 AD7 U C- PC 3 PC^ TIMER IN RESET PC5 TIMER OUT 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 AD7 U ss c 3 L 5 c.* Cl* S 9 10 11 12 13 U 15 H 17 Cu C-" ln LTJ CO 2.12. Wielofunkcyjne układy współpracujące z mikroprocesorem

Bardziej szczegółowo

Zagadnienia zaliczeniowe z przedmiotu Układy i systemy mikroprocesorowe elektronika i telekomunikacja, stacjonarne zawodowe

Zagadnienia zaliczeniowe z przedmiotu Układy i systemy mikroprocesorowe elektronika i telekomunikacja, stacjonarne zawodowe Zagadnienia zaliczeniowe z przedmiotu Układy i systemy mikroprocesorowe elektronika i telekomunikacja, stacjonarne zawodowe System mikroprocesorowy 1. Przedstaw schemat blokowy systemu mikroprocesorowego.

Bardziej szczegółowo

Schematy zarzadzania pamięcia

Schematy zarzadzania pamięcia Schematy zarzadzania pamięcia Segmentacja podział obszaru pamięci procesu na logiczne jednostki segmenty o dowolnej długości. Postać adresu logicznego: [nr segmentu, przesunięcie]. Zwykle przechowywana

Bardziej szczegółowo

Organizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej

Organizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej Struktura stanowiska laboratoryjnego Na rysunku 1.1 pokazano strukturę stanowiska laboratoryjnego Z80 z interfejsem częstościomierza- czasomierz PFL 21/22. Rys.1.1. Struktura stanowiska. Interfejs częstościomierza

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Tryb rzeczywisty to tryb pracy mikroprocesorów z rodziny procesorów x86, w którym procesor pracuje tak jak procesor Intel 8086.

Tryb rzeczywisty to tryb pracy mikroprocesorów z rodziny procesorów x86, w którym procesor pracuje tak jak procesor Intel 8086. T: Tryb rzeczywisty i chroniony procesora. Tryb rzeczywisty to tryb pracy mikroprocesorów z rodziny procesorów x86, w którym procesor pracuje tak jak procesor Intel 8086. W trybie tym brak ochrony pamięci

Bardziej szczegółowo

Opis funkcjonalny i architektura. Modu³ sterownika mikroprocesorowego KM535

Opis funkcjonalny i architektura. Modu³ sterownika mikroprocesorowego KM535 Opis funkcjonalny i architektura Modu³ sterownika mikroprocesorowego KM535 Modu³ KM535 jest uniwersalnym systemem mikroprocesorowym do pracy we wszelkiego rodzaju systemach steruj¹cych. Zastosowanie modu³u

Bardziej szczegółowo

LEKCJA TEMAT: Zasada działania komputera.

LEKCJA TEMAT: Zasada działania komputera. LEKCJA TEMAT: Zasada działania komputera. 1. Ogólna budowa komputera Rys. Ogólna budowa komputera. 2. Komputer składa się z czterech głównych składników: procesor (jednostka centralna, CPU) steruje działaniem

Bardziej szczegółowo

Zarządzanie zasobami pamięci

Zarządzanie zasobami pamięci Zarządzanie zasobami pamięci System operacyjny wykonuje programy umieszczone w pamięci operacyjnej. W pamięci operacyjnej przechowywany jest obecnie wykonywany program (proces) oraz niezbędne dane. Jeżeli

Bardziej szczegółowo

Programowanie niskopoziomowe. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl

Programowanie niskopoziomowe. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl Programowanie niskopoziomowe dr inż. Paweł Pełczyński ppelczynski@swspiz.pl 1 Literatura Randall Hyde: Asembler. Sztuka programowania, Helion, 2004. Eugeniusz Wróbel: Praktyczny kurs asemblera, Helion,

Bardziej szczegółowo

Materiały do wykładu. 7.Architekturax86. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski

Materiały do wykładu. 7.Architekturax86. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski Materiały do wykładu 7.Architekturax86 Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 25maja2009 Narodziny 7.1 1978 Intel8086 architektura 16-bitowa 5 MHz, obudowa DIP40, 29000 tranzystorów

Bardziej szczegółowo

Architektura systemu komputerowego

Architektura systemu komputerowego Architektura systemu komputerowego Klawiatura 1 2 Drukarka Mysz Monitor CPU Sterownik dysku Sterownik USB Sterownik PS/2 lub USB Sterownik portu szeregowego Sterownik wideo Pamięć operacyjna Działanie

Bardziej szczegółowo

Systemy Wbudowane. Założenia i cele przedmiotu: Określenie przedmiotów wprowadzających wraz z wymaganiami wstępnymi: Opis form zajęć

Systemy Wbudowane. Założenia i cele przedmiotu: Określenie przedmiotów wprowadzających wraz z wymaganiami wstępnymi: Opis form zajęć Systemy Wbudowane Kod przedmiotu: SW Rodzaj przedmiotu: kierunkowy ; obowiązkowy Wydział: Informatyki Kierunek: Informatyka Specjalność (specjalizacja): - Poziom studiów: pierwszego stopnia Profil studiów:

Bardziej szczegółowo

Architektura Systemów Komputerowych. Transmisja szeregowa danych Standardy magistral szeregowych

Architektura Systemów Komputerowych. Transmisja szeregowa danych Standardy magistral szeregowych Architektura Systemów Komputerowych Transmisja szeregowa danych Standardy magistral szeregowych 1 Transmisja szeregowa Idea transmisji szeregowej synchronicznej DOUT Rejestr przesuwny DIN CLK DIN Rejestr

Bardziej szczegółowo

Systemy operacyjne. wykład dr Marcin Czarnota laboratorium mgr Radosław Maj

Systemy operacyjne. wykład dr Marcin Czarnota laboratorium mgr Radosław Maj Systemy operacyjne wykład dr Marcin Czarnota laboratorium mgr Radosław Maj Plan wykładów 1. Wprowadzenie, 2. Procesy, wątki i zasoby, 3. Planowanie przydziału procesora, 4. Zarządzanie pamięcią operacyjną,

Bardziej szczegółowo

Technika mikroprocesorowa I Studia niestacjonarne rok II Wykład 3

Technika mikroprocesorowa I Studia niestacjonarne rok II Wykład 3 Technika mikroprocesorowa I Studia niestacjonarne rok II Wykład 3 System mikroprocesorowy z układem Z80 System mikroprocesorowy z procesorem Z80 może zaadresować maksymalnie 64 k-bajty pamięci programu

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Zarządzanie pamięcią w systemie operacyjnym

Zarządzanie pamięcią w systemie operacyjnym Zarządzanie pamięcią w systemie operacyjnym Cele: przydział zasobów pamięciowych wykonywanym programom, zapewnienie bezpieczeństwa wykonywanych procesów (ochrona pamięci), efektywne wykorzystanie dostępnej

Bardziej szczegółowo

Procesor budowa, schemat, tryby pracy

Procesor budowa, schemat, tryby pracy 1 Procesor budowa, schemat, tryby pracy Procesor (ang. processor), także CPU (ang. Central Processing Unit) to główny element komputera, urządzenie cyfrowe sekwencyjne, którego zadaniem jest wykonywanie

Bardziej szczegółowo

Metody obsługi zdarzeń

Metody obsługi zdarzeń SWB - Przerwania, polling, timery - wykład 10 asz 1 Metody obsługi zdarzeń Przerwanie (ang. Interrupt) - zmiana sterowania, niezależnie od aktualnie wykonywanego programu, spowodowana pojawieniem się sygnału

Bardziej szczegółowo

architektura komputerów w. 8 Zarządzanie pamięcią

architektura komputerów w. 8 Zarządzanie pamięcią architektura komputerów w. 8 Zarządzanie pamięcią Zarządzanie pamięcią Jednostka centralna dysponuje zwykle duża mocą obliczeniową. Sprawne wykorzystanie możliwości jednostki przetwarzającej wymaga obecności

Bardziej szczegółowo

Mikroinformatyka. Tryb wirtualny

Mikroinformatyka. Tryb wirtualny Mikroinformatyka Tryb wirtualny Tryb wirtualny z ochroną Wprowadzony w 80286. Rozbudowany w 80386. - 4 GB pamięci fizycznej, - 64 TB przestrzeni wirtualnej, - pamięć podzielona na segmenty o rozmiarze

Bardziej szczegółowo

Systemy wbudowane Mikrokontrolery

Systemy wbudowane Mikrokontrolery Systemy wbudowane Mikrokontrolery Budowa i cechy mikrokontrolerów Architektura mikrokontrolerów rodziny AVR 1 Czym jest mikrokontroler? Mikrokontroler jest systemem komputerowym implementowanym w pojedynczym

Bardziej szczegółowo

PRYWATNA WYŻSZA SZKOŁA BUSINESSU, ADMINISTRACJI I TECHNIK KOMPUTEROWYCH S Y L A B U S

PRYWATNA WYŻSZA SZKOŁA BUSINESSU, ADMINISTRACJI I TECHNIK KOMPUTEROWYCH S Y L A B U S PRYWATNA WYŻSZA SZKOŁA BUSINESSU, ADMINISTRACJI I TECHNIK KOMPUTEROWYCH ZATWIERDZAM Dziekan Wydziału Nauk Społecznych i Technik Komputerowych S Y L A B U S 1 Tytuł (stopień) naukowy oraz imię i nazwisko

Bardziej szczegółowo

Lista instrukcji mikroprocesora 8086. Programowanie w assemblerze

Lista instrukcji mikroprocesora 8086. Programowanie w assemblerze Lista instrukcji mikroprocesora 8086 Programowanie w assemblerze Lista instrukcji mikroprocesora 8086 Lista instrukcji mikroprocesora 8086 Lista instrukcji mikroprocesora 8086 Lista instrukcji mikroprocesora

Bardziej szczegółowo

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów przeznaczonych do wykonania w komputerze (ang. software).

Bardziej szczegółowo

Ćwiczenie 9 Częstościomierz oparty na µc 8051(8052)

Ćwiczenie 9 Częstościomierz oparty na µc 8051(8052) Laboratorium Techniki Mikroprocesorowej Informatyka studia dzienne Ćwiczenie 9 Częstościomierz oparty na µc 8051(8052) Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z możliwościami zastosowania mikrokontrolerów

Bardziej szczegółowo

2. PORTY WEJŚCIA/WYJŚCIA (I/O)

2. PORTY WEJŚCIA/WYJŚCIA (I/O) 2. PORTY WEJŚCIA/WYJŚCIA (I/O) 2.1 WPROWADZENIE Porty I/O mogą pracować w kilku trybach: - przesyłanie cyfrowych danych wejściowych i wyjściowych a także dla wybrane wyprowadzenia: - generacja przerwania

Bardziej szczegółowo

Współpraca procesora ColdFire z urządzeniami peryferyjnymi

Współpraca procesora ColdFire z urządzeniami peryferyjnymi Współpraca procesora ColdFire z urządzeniami peryferyjnymi 1 Współpraca procesora z urządzeniami peryferyjnymi Interfejsy dostępne w procesorach rodziny ColdFire: Interfejs równoległy, Interfejsy szeregowe:

Bardziej szczegółowo

SAIA PROGRAMOWALNY STEROWNIK PLC

SAIA PROGRAMOWALNY STEROWNIK PLC SAIA PROGRAMOWALNY STEROWNIK PLC SAIA BURGESS ELECTRONICS SABUR Sp. z. o. o. ul. Drużynowa 3A 02 950 Warszwa tel. (022) 844 75 20 fax. (022) 844 36 39 SAIA 1 @KEMOR SPIS TREŚCI 1. KABEL K111 KABEL DO PROGRAMOWANIA

Bardziej szczegółowo

Asembler. Æwiczenia praktyczne

Asembler. Æwiczenia praktyczne IDZ DO PRZYK ADOWY ROZDZIA SPIS TRE CI KATALOG KSI EK KATALOG ONLINE ZAMÓW DRUKOWANY KATALOG Asembler. Æwiczenia praktyczne Autor: Eugeniusz Wróbel ISBN: 83-7197-836-7 Format: B5, stron: 166 TWÓJ KOSZYK

Bardziej szczegółowo

PROGRAMOWANIE NISKOPOZIOMOWE. Systemy liczbowe. Pamięć PN.01. c Dr inż. Ignacy Pardyka. Rok akad. 2011/2012

PROGRAMOWANIE NISKOPOZIOMOWE. Systemy liczbowe. Pamięć PN.01. c Dr inż. Ignacy Pardyka. Rok akad. 2011/2012 PROGRAMOWANIE NISKOPOZIOMOWE PN.01 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 1 2 4 c Dr inż. Ignacy Pardyka (Inf.UJK) PN.01 Rok akad. 2011/2012 1 / 27 c Dr

Bardziej szczegółowo

Procesory rodziny Intel

Procesory rodziny Intel Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz pl.wikipedia.org www.intel.com Procesory rodziny Intel Podstawowe własnow asności procesora Pentium Podstawowe własności procesora Pentium

Bardziej szczegółowo

Ćwiczenie 5 Zegar czasu rzeczywistego na mikrokontrolerze AT90S8515

Ćwiczenie 5 Zegar czasu rzeczywistego na mikrokontrolerze AT90S8515 Laboratorium Techniki Mikroprocesorowej Informatyka studia dzienne Ćwiczenie 5 Zegar czasu rzeczywistego na mikrokontrolerze AT90S8515 Cel ćwiczenia Celem ćwiczenia jest poznanie możliwości nowoczesnych

Bardziej szczegółowo

3 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.06 Rok akad. 2011/2012 2 / 22

3 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.06 Rok akad. 2011/2012 2 / 22 ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH struktury procesorów ASK SP.06 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 1 Maszyny wirtualne 2 3 Literatura c Dr inż. Ignacy

Bardziej szczegółowo

Systemy operacyjne. dr inż. Jerzy Sas. e-mail: jerzy.sas@pwr.wroc.pl

Systemy operacyjne. dr inż. Jerzy Sas. e-mail: jerzy.sas@pwr.wroc.pl Plan wykładu Systemy operacyjne dr inż. Jerzy Sas e-mail: jerzy.sas@pwr.wroc.pl 1. Wprowadzenie - podstawowe pojęcia, rys historyczny, architektura systemu komputerowego, architektura systemu operacyjnego,

Bardziej szczegółowo

PRZEWODNIK PO PRZEDMIOCIE

PRZEWODNIK PO PRZEDMIOCIE Nazwa przedmiotu: ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH Kierunek: Informatyka Rodzaj przedmiotu: obowiązkowy w ramach treści kierunkowych, moduł kierunkowy ogólny Rodzaj zajęć: wykład, ćwiczenia I KARTA

Bardziej szczegółowo

Wykład IV. Układy we/wy. Studia Podyplomowe INFORMATYKA Architektura komputerów

Wykład IV. Układy we/wy. Studia Podyplomowe INFORMATYKA Architektura komputerów Studia Podyplomowe INFORMATYKA Architektura komputerów Wykład IV Układy we/wy 1 Część 1 2 Układy wejścia/wyjścia Układy we/wy (I/O) są kładami pośredniczącymi w wymianie informacji pomiędzy procesorem

Bardziej szczegółowo

Technika Cyfrowa. Badanie pamięci

Technika Cyfrowa. Badanie pamięci LABORATORIUM Technika Cyfrowa Badanie pamięci Opracował: mgr inż. Andrzej Biedka CEL ĆWICZENIA Celem ćwiczenia jest zapoznanie się studentów z budową i zasadą działania scalonych liczników asynchronicznych

Bardziej szczegółowo

Komunikacja z urzadzeniami zewnętrznymi

Komunikacja z urzadzeniami zewnętrznymi Komunikacja z urzadzeniami zewnętrznymi Porty Łacza równoległe Łacza szeregowe Wymiana informacji - procesor, pamięć oraz urzadzenia wejścia-wyjścia Większość mikrokontrolerów (Intel, AVR, PIC) używa jednego

Bardziej szczegółowo

Systemy mikroprocesorowe. Literatura podręcznikowa. Przedmioty związane. Przykłady systemów wbudowanych. Pojęcie systemu wbudowanego embedded system

Systemy mikroprocesorowe. Literatura podręcznikowa. Przedmioty związane. Przykłady systemów wbudowanych. Pojęcie systemu wbudowanego embedded system Systemy mikroprocesorowe dr inŝ. Stefan Brock pok. 627, hala 22B/3 (PP) Stefan.Brock@put.poznan.pl Stefan.Brock@gmail.com rozliczenie dwa kolokwia w trakcie wykładu dr inŝ. Stefan Brock 2008/2009 1 Literatura

Bardziej szczegółowo

Urządzenia zewnętrzne

Urządzenia zewnętrzne Urządzenia zewnętrzne SZYNA ADRESOWA SZYNA DANYCH SZYNA STEROWANIA ZEGAR PROCESOR PAMIĘC UKŁADY WE/WY Centralna jednostka przetw arzająca (CPU) DANE PROGRAMY WYNIKI... URZ. ZEWN. MO NITORY, DRUKARKI, CZYTNIKI,...

Bardziej szczegółowo

Szkolenia specjalistyczne

Szkolenia specjalistyczne Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com

Bardziej szczegółowo

Witold Komorowski: RISC. Witold Komorowski, dr inż.

Witold Komorowski: RISC. Witold Komorowski, dr inż. Witold Komorowski, dr inż. Koncepcja RISC i przetwarzanie potokowe RISC koncepcja architektury i organizacji komputera Aspekty opisu komputera Architektura Jak się zachowuje? Organizacja Jak działa? Realizacja

Bardziej szczegółowo

Pamięci EEPROM w systemach mikroprocesorowych, część 2

Pamięci EEPROM w systemach mikroprocesorowych, część 2 Pamięci EEPROM w systemach mikroprocesorowych, część 2 Tym artyku³em koòczymy prezentacjí sposobûw programowania szeregowych pamiíci EEPROM. Poniewaø najwiíksz¹ popularnoúci¹ ciesz¹ sií wúrûd uøytkownikûw

Bardziej szczegółowo

dr inż. Konrad Sobolewski Politechnika Warszawska Informatyka 1

dr inż. Konrad Sobolewski Politechnika Warszawska Informatyka 1 dr inż. Konrad Sobolewski Politechnika Warszawska Informatyka 1 Cel wykładu Definicja, miejsce, rola i zadania systemu operacyjnego Klasyfikacja systemów operacyjnych Zasada działanie systemu operacyjnego

Bardziej szczegółowo

Enkoder magnetyczny AS5040.

Enkoder magnetyczny AS5040. Enkoder magnetyczny AS5040. Edgar Ostrowski Jan Kędzierski www.konar.ict.pwr.wroc.pl Wrocław, 28.01.2007 1 Spis treści 1 Wstęp... 3 2 Opis wyjść... 4 3 Tryby pracy... 4 3.1 Tryb wyjść kwadraturowych...

Bardziej szczegółowo

Układy czasowo-licznikowe w systemach mikroprocesorowych

Układy czasowo-licznikowe w systemach mikroprocesorowych Układy czasowo-licznikowe w systemach mikroprocesorowych 1 W każdym systemie mikroprocesorowym znajduje zastosowanie układ czasowy lub układ licznikowy Liczba liczników stosowanych w systemie i ich długość

Bardziej szczegółowo

SmartDRIVE protokół transmisji szeregowej RS-485

SmartDRIVE protokół transmisji szeregowej RS-485 SmartDRIVE protokół transmisji szeregowej RS-485 Dokumentacja przygotowana przez firmę Gryftec w oparciu o oryginalną dokumentację dostarczoną przez firmę Westline GRYFTEC 1 / 12 1. Przegląd Kontrolery

Bardziej szczegółowo

SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE

SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE WINDOWS 1 SO i SK/WIN 007 Tryb rzeczywisty i chroniony procesora 2 SO i SK/WIN Wszystkie 32-bitowe procesory (386 i nowsze) mogą pracować w kilku trybach. Tryby pracy

Bardziej szczegółowo

4.2. Współczesne generacje procesorów

4.2. Współczesne generacje procesorów 4.2. Współczesne generacje procesorów 4.2.1. Materiał nauczania Procesor (ang. processor) sekwencyjne urządzenie cyfrowe potrafiące pobierać dane z pamięci, interpretować je i wykonywać jako rozkazy. Wykonuje

Bardziej szczegółowo

Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola

Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola Ogólny schemat komputera Jak widać wszystkie bloki (CPU, RAM oraz I/O) dołączone są do wspólnych

Bardziej szczegółowo

Architektura systemu komputerowego

Architektura systemu komputerowego Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami

Bardziej szczegółowo

Programowanie współbieżne i rozproszone

Programowanie współbieżne i rozproszone Programowanie współbieżne i rozproszone WYKŁAD 1 dr inż. Literatura ogólna Ben-Ari, M.: Podstawy programowania współbieżnego i rozproszonego. Wydawnictwa Naukowo-Techniczne, Warszawa, 2009. Czech, Z.J:

Bardziej szczegółowo

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ Jednostka centralna dr hab. inż. Krzysztof Patan, prof. PWSZ Instytut Politechniczny Państwowa Wyższa Szkoła Zawodowa w Głogowie k.patan@issi.uz.zgora.pl Architektura i organizacja komputerów Architektura

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Wykład jest przygotowany dla IV semestru kierunku Elektronika i Telekomunikacja. Studia I stopnia Dr inż. Małgorzata Langer Architektura komputerów Prezentacja multimedialna współfinansowana przez Unię

Bardziej szczegółowo

Materiały do wykładu. 4. Mikroprocesor. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski

Materiały do wykładu. 4. Mikroprocesor. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski Materiały do wykładu 4. Mikroprocesor Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 19 marca 2007 Małe przypomnienie 4.1 Rejestry Układ współpracy z szynami Jednostka sterująca połączenia

Bardziej szczegółowo

Sprzętowe wspomaganie pamięci wirtualnej

Sprzętowe wspomaganie pamięci wirtualnej Sprzętowe wspomaganie pamięci wirtualnej Stanisław Skonieczny 6 grudnia 2002 Spis treści 1 Intel 2 1.1 Tryby pracy procesora............................... 2 1.2 Adresowanie liniowe................................

Bardziej szczegółowo

Ogólne przeznaczenie i możliwości interfejsu sieciowego przepływomierza UniEMP-05 z protokołem MODBUS. (05.2011)

Ogólne przeznaczenie i możliwości interfejsu sieciowego przepływomierza UniEMP-05 z protokołem MODBUS. (05.2011) Ogólne przeznaczenie i możliwości interfejsu sieciowego przepływomierza UniEMP-05 z protokołem MODBUS. (05.2011) Interfejs sieciowy umożliwia przyłączenie jednego lub więcej przepływomierzy do wspólnej

Bardziej szczegółowo

Kurs Podstawowy S7. Spis treści. Dzień 1

Kurs Podstawowy S7. Spis treści. Dzień 1 Spis treści Dzień 1 I System SIMATIC S7 - wprowadzenie (wersja 1401) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6 Podstawowe

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 7 Jan Kazimirski 1 Pamięć podręczna 2 Pamięć komputera - charakterystyka Położenie Procesor rejestry, pamięć podręczna Pamięć wewnętrzna pamięć podręczna, główna Pamięć zewnętrzna

Bardziej szczegółowo

Adam Kotynia, Łukasz Kowalczyk

Adam Kotynia, Łukasz Kowalczyk Adam Kotynia, Łukasz Kowalczyk Dynamiczna alokacja pamięci Alokacja pamięci oraz dezalokacja pamięci jest to odpowiednio przydział i zwolnienie ciągłego obszaru pamięci. Po uruchomieniu, proces (program)

Bardziej szczegółowo

Zarządzanie pamięcią operacyjną

Zarządzanie pamięcią operacyjną SOE Systemy Operacyjne Wykład 7 Zarządzanie pamięcią operacyjną dr inż. Andrzej Wielgus Instytut Mikroelektroniki i Optoelektroniki WEiTI PW Hierarchia pamięci czas dostępu Rejestry Pamięć podręczna koszt

Bardziej szczegółowo

Start Bity Bit Stop 1 Bit 0 1 2 3 4 5 6 7 Par. 1 2. Rys. 1

Start Bity Bit Stop 1 Bit 0 1 2 3 4 5 6 7 Par. 1 2. Rys. 1 Temat: Obsługa portu komunikacji szeregowej RS232 w systemie STRC51. Ćwiczenie 2. (sd) 1.Wprowadzenie do komunikacji szeregowej RS232 Systemy bazujące na procesorach C51 mogą komunikować się za pomocą

Bardziej szczegółowo

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.01 Rok akad. 2011/2012 2 / 24

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.01 Rok akad. 2011/2012 2 / 24 Wymagania proceduralnych języków wysokiego poziomu ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH modele programowe procesorów ASK MP.01 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad.

Bardziej szczegółowo

HC541 8-bitowy bufor jednokierunkowy HC245 8-bitowy bufor dwukierunkowy HC244 dwa 4-bitowe bufory jednokierunkowe

HC541 8-bitowy bufor jednokierunkowy HC245 8-bitowy bufor dwukierunkowy HC244 dwa 4-bitowe bufory jednokierunkowe Bufory (BUFFER) Bufory stosuje się po to by: - zwiększyć obciążalność magistrali - chronić układ wysokiej skali integracji - sterować przepływem danych HC541 8-bitowy bufor jednokierunkowy HC245 8-bitowy

Bardziej szczegółowo

. III atyka, sem, Inform Symulator puterów Escape rchitektura kom A

. III atyka, sem, Inform Symulator puterów Escape rchitektura kom A Symulator Escape Konfiguracja ogólna Enable MUL and DIV Complete Set of Comp.Oper Sign Extension of B/H/W Memory Oper on B/H/W Program Program Dane Dane Załaduj konfigurację symulatora (File -> OpenFile)

Bardziej szczegółowo

UNIPROD 44-100 GLIWICE ul. Sowińskiego 3 tel: +48 32 238 77 31, fax +48 32 238 77 32 e-mail: kontakt@uniprod.pl 12.11.2011.1.

UNIPROD 44-100 GLIWICE ul. Sowińskiego 3 tel: +48 32 238 77 31, fax +48 32 238 77 32 e-mail: kontakt@uniprod.pl 12.11.2011.1. UNIPROD 44-100 GLIWICE ul. Sowińskiego 3 tel: +48 32 238 77 31, fax +48 32 238 77 32 e-mail: kontakt@uniprod.pl 12.11.2011.1 UniSonic_HL INSTRUKCJA OBSŁUGI INTERFEJS SIECIOWY RS-485 MODBUS Spis treści.

Bardziej szczegółowo

4.1 Charakterystyka ogólna procesora INTEL 8080 i jego

4.1 Charakterystyka ogólna procesora INTEL 8080 i jego 4. MCS-8.2 4.1 Charakterystyka ogólna procesora INTEL 8080 i jego otoczenia System MCS-8 (przedstawiony na rys. 1) oparty jest na procesorze 8080 firmy Intel (jego schemat blokowy został przedstawiony

Bardziej szczegółowo

Spis treści. Dzień 1. I Konfiguracja sterownika (wersja 1312) II Tryby pracy CPU (wersja 1312) III Bloki funkcyjne (wersja 1312)

Spis treści. Dzień 1. I Konfiguracja sterownika (wersja 1312) II Tryby pracy CPU (wersja 1312) III Bloki funkcyjne (wersja 1312) Spis treści Dzień 1 I Konfiguracja sterownika (wersja 1312) I-3 Zadanie Tworzenie konfiguracji sprzętowej I-4 Tworzenie nowego projektu I-5 Tworzenie stacji poprzez wybór CPU z katalogu I-6 Dodawanie modułów

Bardziej szczegółowo

Inż. Kamil Kujawski Inż. Krzysztof Krefta. Wykład w ramach zajęć Akademia ETI

Inż. Kamil Kujawski Inż. Krzysztof Krefta. Wykład w ramach zajęć Akademia ETI Inż. Kamil Kujawski Inż. Krzysztof Krefta Wykład w ramach zajęć Akademia ETI Metody programowania Assembler Język C BASCOM Assembler kod maszynowy Zalety: Najbardziej efektywny Intencje programisty są

Bardziej szczegółowo

Mikrokontrolery 8 bit - wprowadzenie

Mikrokontrolery 8 bit - wprowadzenie Mikrokontrolery 8 bit - wprowadzenie TECHNIKA MIKROPROCESOROWA 3EB KATEDRA ENERGOELEKTRONIKI I AUTOMATYKI SYSTEMÓW PRZETWARZANIA ENERGII WWW.KEIASPE.AGH.EDU.PL AKADEMIA GÓRNICZO-HUTNICZA WWW.AGH.EDU.PL

Bardziej szczegółowo

1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów...

1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów... Spis treści 3 1. Podstawowe wiadomości...9 1.1. Sterowniki podstawowe wiadomości...10 1.2. Do czego służy LOGO!?...12 1.3. Czym wyróżnia się LOGO!?...12 1.4. Pierwszy program w 5 minut...13 Oświetlenie

Bardziej szczegółowo

Ogólne informacje. cią pracy, wielkości wyświetlan. cią obrazu, wietlaną rozdzielczości. częstotliwo. wieŝania obrazu.

Ogólne informacje. cią pracy, wielkości wyświetlan. cią obrazu, wietlaną rozdzielczości. częstotliwo. wieŝania obrazu. Karty graficzne Ogólne informacje Karta rozszerzeń,, umiejscawiana na płycie p głównej poprzez gniazdo PCI lub AGP odpowiada w komputerze za obraz wyświetlany wietlany przez monitor. Karty graficzne róŝnir

Bardziej szczegółowo

Laboratorium mikroinformatyki. Szeregowe magistrale synchroniczne.

Laboratorium mikroinformatyki. Szeregowe magistrale synchroniczne. Laboratorium mikroinformatyki. Szeregowe magistrale synchroniczne. Transmisja szeregowa charakteryzująca się niewielką ilością linii transmisyjnych może okazać się użyteczna nawet w wypadku zastosowania

Bardziej szczegółowo

Pamięci półprzewodnikowe w oparciu o książkę : Nowoczesne pamięci. Ptc 2013/2014 13.12.2013

Pamięci półprzewodnikowe w oparciu o książkę : Nowoczesne pamięci. Ptc 2013/2014 13.12.2013 Pamięci półprzewodnikowe w oparciu o książkę : Nowoczesne pamięci półprzewodnikowe, Betty Prince, WNT Ptc 2013/2014 13.12.2013 Pamięci statyczne i dynamiczne Pamięci statyczne SRAM przechowywanie informacji

Bardziej szczegółowo

Mikrokontroler AVR ATmega32 - wykład 9

Mikrokontroler AVR ATmega32 - wykład 9 SWB - Mikrokontroler AVR ATmega32 - wykład 9 asz 1 Mikrokontroler AVR ATmega32 - wykład 9 Adam Szmigielski aszmigie@pjwstk.edu.pl SWB - Mikrokontroler AVR ATmega32 - wykład 9 asz 2 CechyµC ATmega32 1.

Bardziej szczegółowo

Siemens Simatic S7-300 Informacje podstawowe o sterowniku programowalnym

Siemens Simatic S7-300 Informacje podstawowe o sterowniku programowalnym Siemens Simatic S7-300 Informacje podstawowe o sterowniku programowalnym Zakład Napędu Elektrycznego ISEP PW Wstęp Sterowniki swobodnie programowalne S7-300 należą do sterowników średniej wielkości. Są

Bardziej szczegółowo

Protokół Modbus RTU / Sieć RS-485

Protokół Modbus RTU / Sieć RS-485 Modbus Protokół komunikacyjny stworzony w 1979 roku przez firmę Modicon. Służył do komunikacji z programowalnymi kontrolerami tej firmy. * Opracowany z myślą do zastosowań w automatyce * Protokół jest

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny

Politechnika Białostocka Wydział Elektryczny Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1 SZEREGOWE PRZETWORNIKI A/C - C/A Ćwiczenie 5 Opracował:

Bardziej szczegółowo

Architektura Systemów Komputerowych

Architektura Systemów Komputerowych Jarosław Kuchta Architektura Systemów Komputerowych ćwiczenie 3 Arytmetyka całkowita instrukcja laboratoryjna Wprowadzenie Celem ćwiczenia jest zapoznanie się z budową i sposobem działania jednostki arytmetyczno-logicznej

Bardziej szczegółowo

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.01 Rok akad. 2011/2012 2 / 27

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.01 Rok akad. 2011/2012 2 / 27 ARCHITEKTURA SYSTEÓW KOPUTEROWYCH strktry procesorów ASK SP. c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2/22 Założenia konstrkcyjne Układ pobierania instrkcji Układ przygotowania

Bardziej szczegółowo

Technologie informacyjne - wykład 2 -

Technologie informacyjne - wykład 2 - Zakład Fizyki Budowli i Komputerowych Metod Projektowania Instytut Budownictwa Wydział Budownictwa Lądowego i Wodnego Politechnika Wrocławska Technologie informacyjne - wykład 2 - Prowadzący: dr inż. Łukasz

Bardziej szczegółowo