Dodatek do instrukcji Ćwiczenia 8 Laboratorium AiCUE Procedury obsługi monolitycznego przetwornika analogowo-cyfrowego AD 7865 Literatura: - nota katalogowa fotodiody BPW34 - nota katalogowa przetwornika AC AD7865 Zadanie projektowe przed laboratorium: - przeprowadzić konwersję kilku przykładowych napięć na 14 bitowe liczby binarne zapisane w kodzie U2, dla LSB=610 µv 1) 10011101101010 2) 00010000110000 3) 01111111111111 4) 11100111001110 - przeprowadzić konwersję kilku przykładowych liczb binarnych 14 bitowych zapisanych w kodzie U2 na napięcia, dla LSB=610 µv. 1) -0,97 V 2) 5,00 V 3) 0,65 V 4) -3,84 V Opis układu przetwornika AD7865. Układ scalony AD7865 jest czterokanałowym 14-bitowym przetwornikiem analogowo-cyfrowym (A/C) z tzw. wagową kompensacją sygnału (ang. successive aproximation register-sar). Czas konwersji A/C wynosi 2,4 µs (co odpowiada maksymalnej częstotliwości próbkowania 250 khz). Sygnały napięciowe z 4 kanałów są poddane obróbce w 4 układach próbkująco-pamiętających (ang. sample and hold-s/h lub track and hold-t/h), przetwarzanie A/C jest natomiast prowadzone sekwencyjnie. Układ może być zasilany maksymalnym symetrycznym napięciem ±5 V. Przetwornik AD7865-1 posiada wewnętrzne źródła napięcia odniesienia. Wyjście cyfrowe przetwornika stanowi równoległa 14-bitowa magistrala-rys. Z.1. Rys. Z.1. Przetwornik A/C AD 7865 z wagową kompensacją sygnału-struktura wewnętrzna (źródło: nota katalogowa AD7865, rev. B.) 1
Makieta laboratoryjna jest tak skonstruowana, że przetwarzany jest sygnał z jednego kanału przetwornika. Maksymalne napięcia wejściowe dla makiety wynoszą ±5 V (napięcie bezpieczne dla układu w tej konfiguracji wynosi ±9 V). Układy wejściowe przetwornika zaprojektowane na makiecie uniemożliwiają przekroczenie wartości napięć mogących uszkodzić przetwornik. W układzie AD7865 konwersja jest inicjowana poprzez impulsy podawane na wejście CONVST (ang. conversion start). Aktywny sygnał CONVST wprowadza układy próbkująco-pamiętające przetwornika w tryb zapamiętywania (ang. hold) i uruchamia konwersję zaadresowanych kanałów. Wybór aktywnego kanału odbywa się poprzez rejestr wyboru kanału (ang. channel select register) w skonstruowanej makiecie linie H /S SEL (ang. hardware/software select input) są podłączone do logicznej 1. Rejestr wyboru kanału jest programowany poprzez dwukierunkowe linie danych DB0-DB3 i standardową operację zapisu. Wybrana sekwencja konwersji jest zatrzaskiwana zboczem rosnącym wejścia CONVST. Zmiana wyboru będzie zauważona dopiero przy inicjalizacji kolejnej sekwencji konwersji. Wyjście przetwornika BUSY jest ustawiane w stan wysoki 1 narastającym zboczem CONVST i pozostaje w tym stanie na czas trwania konwersji. Zegar przetwarzania może być wewnętrzny (precyzyjny o stałej częstotliwości dopasowanej do najlepszej wydajności przetwornika) lub zewnętrzny tak jak na makiecie laboratoryjnej. Linie INT /EXT CLK (ang. internal/external clock/hardware channel select) podłączone do logicznej 1 i sygnał zegarowy wprowadzony do wejścia CLKIN (ang. clock input). Jego częstotliwość pracy sygnalizuje dioda CLK. Sygnał na linii EOC (ang. end of conversion) wskazuje koniec każdej konwersji sygnału analogowego. Umożliwia to np. szybszy odczyt wyniku. Linia BUSY wskazuje koniec całej sekwencji i przełącza wzmacniacze śledząco-pamiętające w tryb śledzenia (ang. track lub sample). Przy sekwencji konwersji składającej się ze wszystkich czterech kanałów przetwornika, sygnał EOC będzie wysterowany czterokrotnie, natomiast sygnał BUSY jednokrotnie, równolegle z ostatnim wysterowaniem sygnału EOC. W makiecie dydaktycznej układ AD 7865 jest taktowany z zewnętrznego generatora zbudowanego na bazie układu scalonego NE555 (założono częstotliwość próbkowania 1 Hz) lub z zewnętrznego źródła sygnału zegarowego dołączanego do makiety przez użytkownika. Tabela T.1. Skrócony opis funkcji niektórych wyprowadzeń przetwornika AD 7865 Nóżka Opis Opis działania układu mnemotechniczny 1 BUSY Wyjście Busy. Jest aktywowane przez narastające zbocze sygnału CONVST i pozostaje wysokie do momentu zakończenia konwersji na wszystkich wybranych kanałach. 2 FRSTDATA Wyjście First Data. FRSTDATA jest wyjściem logicznym, które w stanie wysokim wskazuje, że Output Data Register Pointer wskazuje rejestr wyjściowy nr 1. 3 CONVST Wejście Conversion Start żądania startu konwersji A/C. Przejście ze stanu niskiego do wysokiego rozpoczyna konwersję A/C. 4 CS Wejście Chip Select wyboru przetwornika A/C jest aktywowane niskim stanem logicznym. Układ jest aktywny gdy wejście jest 5 RD aktywne. Wejście Read odczytu danych. Aktywne umożliwia odczyt wyniku konwersji, gdy podany jest stan niski łącznie z niskim stanem na wejściu CS. W trakcie operacji odczytu, wejście WR musi mieć podany wysoki stan logiczny. 2
6 WR Wejście Write zapisu danych. Narastające zbocze na wejściu WR, razem z niskim stanem logicznym na linii CS niskim oraz wysokim stanem logicznym na linii RD, zapisuje stany logiczne z linii DB0-DB3 do rejestru wyboru kanału. 7 CLK IN/SL1 Gdy nóżka H /S SEL jest w wysokim stanie logicznym pin 7 pracuje jako wejście zegarowe układu scalonego. Na wejście CLK IN podawany jest zewnętrzny sygnał zegarowy (przy wejściu INT /EXT CLK/SL2 w stanie wysokim). Umożliwia to sterowanie częstotliwością przetwarzania przetwornika. Każda pełna konwersja A/C wymaga 16 cykli zegara. 8 INT /EXT CLK/SL2 Gdy nóżka H /S SEL jest w wysokim stanie logicznym, wejście ma funkcję wyboru źródła sygnału zegarowego. Gdy INT /EXT CLK jest w stanie logicznej 1", zewnętrzny sygnał zegarowy musi być podany na wejście CLK IN. 11 H /S SEL Linia Hardware/Software Select Input sprzętowe lub programowe adresowanie aktywnych kanałów. Gdy wejście to jest w wysokim stanie logicznym sekwencja konwersji jest kontrolowana przez rejestr wyboru kanałów i pozwala na pracę z zegarem zewnętrznym lub wewnętrznym. 40-43 DB3-DB0 Dwukierunkowe linie adresowania kanałów przetwarzania A/C. Linia DB0 odpowiada za kanał A, DB1 za kanał B, DB2 za kanał C oraz DB3 za kanał D. 44 EOC Wyjście End of Convesion linia wskazująca na zakończenie konwersji A/C. Zakończenie konwersji jest sygnalizowane niskim stanem logicznym. Przejścia kodu zachodzą w połowie kolejnych pełnych wartości LSB (ang. least significant bit-lsb) (tj., 1/2 LSB, 3/2 LSB, 5/2 LSB etc.). Wartość LSB wyznacza się z zależności 1 LSB = FSR/16384. Full scale range (FSR) dla konfiguracji napięcia na makiecie ±5 V wynosi 10V, zatem 1 LSB = 10 V/16384 = 610.4 µv. Słowo wyjściowe jest zakodowane w kodzie U2, gdzie LSB = FSR/16384. Idealna funkcja przetwarzania została pokazana w tabeli T3. Tabela T.2. Tablica kodowania przetwarzanego napięcia dla przetwornika AD7865s. Wejście analogowe Wyjście przetwornika +5V 3/2 LSB 011... 110 to 011... 111 +5V 5/2 LSB 011... 101 to 011... 110 +5V 7/2 LSB 011... 100 to 011... 101 AGND + 3/2 LSB 000... 001 to 000... 010 AGND + 1/2 LSB 000... 000 to 000... 001 AGND - 1/2 LSB 111... 111 to 000... 000 AGND - 3/2 LSB 111... 110 to 111... 111-5V + 5/2 LSB 100... 010 to 100... 011-5V + 3/2 LSB 100... 001 to 100... 010-5V + 1/2 LSB 100... 000 to 100... 001 3
Tabela T.3. Zasada pracy 3-bitowego przetwornika z kompensacją wagową Komparator wystawia 1 gdy napięcie porównywane jest większe lub równe napięciu wystawianym przez wbudowany pomocniczy n-bitowy przetwornik cyfrowo-analogowy C/A. Przetwornik C/A w kolejnych cyklach porównania wystawia napięcia porównawcze z wagą 1/2 n. Proces kompensacji odbywa się w rytmie wewnętrznego zegara. Wyniki porównań cząstkowych są zapamiętywane i wystawane jako wynik na magistrali przetwornika Rys. Z.2. Schemat połączenia linii wejściowych i linii sterujących na makiecie. Linie A, B. C. D to linie analogowych sygnałów wejściowych przetwornika, linie CONVST, WR są sterowane układami przedstawionymi na rys. Z.3, linia CS jest na trwale połączona z masą układu. 4
Rys. Z.3. Układ sterowania linią startu konwersji CONVST i zapisu sekwencji konwersji WR. Zakłócenia pracy kluczy mechanicznych są filtrowane w układach RC połączonych z inwerterami 74LS125. Tranzystor n-p-n pełni funkcję inwertera sterowania linią RD. Rys. Z.3. Widok makiety ćwiczeniowej z przetwornikiem AD7865 (z porównaniem wagowym/sukcesywna aproksymacją). Do kanału A jest podłączony układ przetwarzania sygnału z fotodiody, do kanału B jest podłączone źródło napięcia odniesienia, do kanału C jest podłączone źródło napięcia odniesienia, ale w obwodzie wejściowym zaburzono rezystancję wejściową, do kanału D jest podłączony sygnał zegarowy wraz z filtrem dolnoprzepustowym. Odczyt sygnałów z kanałów A, B, C lub D odbywa się przez odpowiednie ustawienia przełączników DB3, DB2, DB1, DB0. 5
Zadania pomiarowe: 1. Pomiar napięcia odniesienia Wybrać źródło sygnału zegarowego wbudowane na makiecie (1 Hz). Dioda sygnalizacyjna CLK zacznie migać w takt zegara. Podłączyć woltomierz do złącza Wyjście źródła napięciowego P7-rys. Z. 4. Zaprogramować przetwornik do pomiaru kanału B odpowiednio ustawiając przełącznik DB2. Dla minimalnego wzmocnienia wzmacniacza U3A ustalanego za pomocą potencjometru RV4 zmierzyć woltomierzem na wyjściu P3 oraz przetwornikiem A/C skrajne wartości napięcia odniesienia ustawiane za pomocą potencjometru RV3. Wyjaśnić co może powodować ewentualne różnice w wartości bezwzględnej skrajnych wartości. Dla maksymalnego wzmocnienia wzmacniacza U3A ustalanego za pomocą potencjometru RV4 zmierzyć woltomierzem na wyjściu P3 oraz przetwornikiem A/C skrajne wartości napięcia odniesienia ustawiane za pomocą potencjometru RV3 Dokonać kilku pomiarów różnych napięć ustalanych za pomocą potencjometrów RV3 i RV4 za pomocą przetwornika A/C i woltomierza podłączonego do gniazda P7. Bez zmiany wzmocnienia i napięcia odniesienia zaprogramować przetwornik na pomiar kanału C. Zmierzyć skrajne wartości napięć ze źródła napięciowego. Wyjaśnić skąd wzięły się różnice analizując powstały dzielnik napięcia (rys. Z.4). Rys. Z.4. Źródło napięcia odniesienia. Napięcie z dzielnika R11 i R12 jest wzmacniane przez wzmacniacz nieodwracający U3A, R14 i RV4. Napięcie wyjściowe wzmacniacza U3A jest filtrowane przez filtr dolnoprzepustowy R15 i C11. Diody D8 i D9 ograniczają napięcie na tej linii do zakresu (+/-) 5V. Część analogowa dla kanałów B oraz C (pokazanie efektu niedopasowania impedancji źródła) Potencjometr RV4 dodać na makiecie rezystor 100r dla ograniczenia wzmocnienia 6
Rys. Z. 5. Schemat obwodów wejściowych przetwornika A/C AD 7865 AD. O rezystancji wejściowej decydują rezystory R1=4 kω, R2=16 kω, R3=16 kω, R4=8 kω. Wzmacniacz Track/Hold pracuje w konfiguracji wtórnika napięciowego, charakteryzuje się zatem dużą impedancją wejściową. 2. Pomiar odpowiedzi przetwornika prąd-napięcie fotodiody Rys. Z.6. Część analogowa dla kanału A przetwornika (pomiar napięcia z fotodiody). Układ U1 pracuje w konfiguracji przetwornika I/U Na makiecie trzeba dodać szeregowo R=10k do potencjometru RV1 Wybrać źródło sygnału zegarowego wbudowane na makiecie (1 Hz). Dioda sygnalizacyjna CLK zacznie migać w takt zegara. 7
Zaprogramować przetwornik do odczytu napięcia z kanału A odpowiednio ustawiając przełącznik DB1. Na podstawie noty katalogowej diody BPW 34S odczytać można, że fotodioda BPW przy natężeniu oświetlenia 1 klx generuje fotoprąd o natężeniu ok. 70 µa. Wyznaczyć natężenie oświetlenia dla źródła światła oddalonego o 1 cm oraz 5 cm, natężenie światła na stanowisku laboratoryjnym w chwili wykonywania ćwiczenia oraz przy zasłoniętej fotodiodzie. Pomiary wykonać dla kilku nastaw potencjometru przetwornika fotodiody (w tym nastaw skrajnych). Odczytać wyjście cyfrowe przetwornika A/C i wyznaczyć napięcie wyjściowe przetwornika fotodiody. Porównać uzyskane wyniki. Na podstawie uzyskanych wyników wyznaczyć rezystancję potencjometru RV1. 8