WYBRANE SPOSOBY MINIMALIZACJI

Transkrypt

1 Piotr GRZEJSZCZAK Roman BARLIK WYBRANE SPOSOBY MINIMALIZACJI STRESZCZENIE W artykule przedstawiono wybrane sposoby ograniczania t energii w tranzystorach MOSFET pra- G energii w tym procesie diod zwrotnych W badaniach wyso d strat energii przez dostosowanie czasu martwego w ga - steczny diod strukturalnych diod zwrotnych w krzemowych wy- [1]., BARLIK [piotr.grzejszczak; Roman.Barlik]@ee.pw.edu.pl Politechnika Warszawska,, ul. Koszykowa 75, Warszawa PRACE INSTYTUTU ELEKTROTECHNIKI, zeszyt 270, 2015

2 6 P. Grzejszczak, R. Barlik W procesie tym (rys. 1) i D2 iem wstecznym Q rr diody D2, i obc, T1, E sw czanego i T1on di/dt silnych zaburze elektromagnetycznych. Dodatkowo du/dt,, powoduje - ( kowych strat mocy. Z powodu bardzo ograniczonych informacji na temat parametrów katalogowych strukturalnych diod zwrotnych tranzystorów MOSFET, w ce a) b) Rys. 1. roces twardeg : a) ; b) W praktyce spotykane sposoby ograniczania. N sto-, ogra- [3] rzystywane w praktyce. 2. STRUKTURALNYCH TRANZYSTORÓW MOSFET

3 Wybrane sposoby minimalizacji ergii 7 ka. Do dalszych tranzystor A model IPW60R070C6 (600 V, 70 wykonany w technologii ; tranzystor B model STW55NM60 (600 V, 4 wykonany w technologii zmo- ; tranzystor C model IPW65R080CFD (650 V, 80 wykonany w technologii ny Tranzystory te czne samych diod jnych. testowego (rys. 2) umieszczono w tabeli 1. symulacyjnych i eksperymentalnych. TABELA 1 testowego do nku wstecznego diod zwrotnych Lp. Parametr V 2. Czas martwy 120 ns (regulacja od 30 ns do 400 ns) 3. Rezystancja obwodu bramki 6, A (regulacja od 1 A do 30 A) 5. ika 145 μh a) b) Rys. 2. Sposób MOSFET [5]: a) (CWT Rogowskiego); b) wstecznego chwilowe

4 8 P. Grzejszczak, R. Barlik 2.1. Badania symulacyjne Badania symulacyjne Pspice z wykorzystaniem -obwody z modelami strukturalnych diod zwrotnych. Wyznaczanie integrowanej unku 2. O i d (t 1 ) do chwili (t 2 ) Q MOS tranzystora MOSFET, ciowej C oss Q rr. : Q rr Q MOS Q oss (1) przy czym Q oss, wyzna- i d. Na rysunku 3a wyznaczonego wstecznego diody strukturalnej tranzystorów Uzyskane wyniki A. W - diody od. Wyniki tych (rys. 3b) wsk na t praktycznie od parametrów sterowan a) b) Rys. 3. W symulacyjnych tranzystorów MOSFET A, B i C w temp. 25 C: a) ; b) od a

5 Wybrane sposoby minimalizacji ergii Badania laboratoryjne W ramach - C (IPW60R080CFD) nania z tranzystorem A (IPW60R070C6) rysunku 4 badanych tranzystorów w funkc torów serii C6, natomiast diagram (b) pok - martwych. Rys. 4. W A (IPW60R070C6) i C (IPW60R080CFD) w temp. 25 C: a) wanych diod ; b) adunku wstecznego od

6 10 P. Grzejszczak, R. Barlik Przedstawione wyniki lach symulacyjnych ( I d A). yjnych do precyzyjnego wyznaczenia [6]. 3. w przeksz- strat energii poprzez tranzystorów o poprawionych parametrach dynamicznych diod strukturalnych lub zastosowanie prostego w implementacji algorytmu sterowania, - u podwójnego mostka aktywnego (DAB) [7], w którym w jednym Rys I d,on -. ana w formie tablicy lub funkcji t dead = f(i d,on ) albo

7 Wybrane sposoby minimalizacji ergii 11 gdzie: t dead Q MOS1 I Q d, on MOS 2 Q MOS1, Q MOS2. (2) 4. w warunkach twardej komutacji jest przedstawiony na rysunku 5 mostka aktywnego - programie Pspice. Wykorzystano tranzystorów MOSFET IPW60R070C6 oraz IPW60R080CFD sprawdzenie i rach MOSFET nowej generacji. TABELA 2 Lp. Parametr V V khz 4. 0, μh 6. Nominalny czas martwy 120 ns(regulacja od 30 ns do 150 ns) 7. Rezystancja obwodu bramki 6,5 Rys. 6. MOSFET IPW65R080CFD (C) oraz IPW60R070C6 (A) przy twardym I d,on =7

8 12 P. Grzejszczak, R. Barlik B I d,on = 7 A - IPW65R martwego 120 martwym zmniejszonym do poziomu 30 ns. 5. PODSUMOWANIE zystorami MOSFET, w najlepszym przypadku (dla czasu martwego nominalnym czasem martwym 120 zystorów anzystorów zoptymalizowane przez wytwórców - pozwa n fikacji algorytmu sterowania. Praca ze zmiennym czasem martwym w przypadku tych tran- 10%. Otrzy-. czestników studiów doktoranckich na Wydziale Elektrycznym Politechniki Warszawskiej w roku LITERATURA 1. Burra R. K., Shenai K.: CoolMos Integral Diode: a Simple Analytical Reverse Recovery Model. Proc. IEEE 34th Annual Conference on Power Electronics Specialist, 2, s , Acapulco, Ma G., Qu W., Yu G., Liu Y., Liang N., Li N.: A zero-voltage switching bidirectional dc dc converter with state analysis and soft switching-oriented design consideration. IEEE Transaction on. Industrial Electronics, vol. 56, nr 6, s , Farag M., Gadoue S., Mohamadein A., Massoud A., Ahmed S.: Elimination of reverse recovery effects associated with CoolMOS devices employing current source inverter topology. Proc. of 6th IET International Conference on Power Electronics, Machines and Drives, Bristol, 2012.

9 Wybrane sposoby minimalizacji ergii Brown C., Sarlioglu B.: Reducing Switching Losses in BLDC Motor Drives by Reducing Body Diode Conduction of MOSFETs. Proc. of Energy Conversion Congress and Exposition (ECCE), Denver, Grzejs termicznych. Praca doktorska, Politechnika Warszawska, Grzejszczak P., Nowak M., Barlik R.: Wykorzystanie modeli symulacyjnych do wyznaczania ach podwójnego mostka aktywnego. Elektrotechniczny, tom 90, nr 2, s , Barlik R., Nowak M., Grzejszczak P.: Power transfer analysis in a single phase dual active bridge. Bulletin of the Polish Academy of Sciences, Technical Sciences, vol. 61, nr 4, s. 1-20, dnia r. SELECTED METHODS TO REDUCE HARD-SWITCHING LOSSES IN HIGH VOLTAGE POWER MOSFETS Piotr GRZEJSZCZAK, Roman BARLIK ABSTRACT In this paper, selected methods to reduce switching losses in Power MOSFETs under hard switching operation were presented. The main part of these switching losses in two switches branch is body diode reverse recovery charge. Studies have demonstrated the dependence of the reverse recovery charge on the dead time length. Accordingly, the proposed methods of minimizing switching losses by adjusting the dead time length to switching current value. Simulation studies have shown a significant reduction in switching losses in the dual active bridge after applying the control algorithm with a variable dead time. Keywords: MOSFET, switching losses, hard commutation, body diode reverse recovery charge D GRZEJSZCZAK magisterskie (2009) i doktoranckie (2014) na Wydziale Elektrycznym Politechniki Warszawskiej. Od 2010 roku jest pracownikiem naukowo-dydaktycznym w Instytucie Stero- w badaniach doty - Jest z tej tematyki. energoelektronicznej.

10 14 P. Grzejszczak, R. Barlik