bocznej Tabela stanów sterownika Światła na drodze:
|
|
|
- Filip Przybylski
- 7 lat temu
- Przeglądów:
Transkrypt
1 Sterownik świateł na skrzyżowaniu APSC Specyfikacja: Sygnały świetne dla drogi głównej mają wyższy priorytet tzn. światła dla drogi głównej są domyślnie zielone Od czasu do czasu pojazdy z drogi bocznej nadjeżdżają. Światła musza zmienić się na zielone tylko na czas potrzebny na przejechanie skrzyżowania przez samochody z drogi bocznej. Jak już nie ma samochodów na drodze bocznej to światła dla tej drogi zmieniają się na żółte a potem czerwone przywracając zielone światło na drodze głównej. Istnieje czujnik wykrywający oczekujące samochody na drodze bocznej, który daje sygnał X=1 gdy samochody czekają, X=0 gdy nie ma samochodów. Pomiędzy kolejnymi stanami są opóźnienia, które trzeba dostrajać do potrzeb. S0 S1 S2 S3 S4 Stany Tabela stanów sterownika Zielony Żółty Światła na drodze: głównej Czerwony Czerwony Czerwony bocznej Czerwony Czerwony Czerwony Zielony Żółty
2 Sterownik świateł na skrzyżowaniu APSC Tabela stanów sterownika Stany Światła na drodze: głównej bocznej S0 zielony czerwony S1 Żółty Czerwony S2 Czerwony Czerwony S3 Czerwony Zielony S4 Czerwony Żółty X=0 S0 X=1 S4 S1 X=0 S3 S2 X=1
3 Sterownik świateł na skrzyżowaniu APSC `define TRUE 1'b1 `define FALSE 1'b0 `define RED 2'd0 `define YELLOW 2'd1 `define GREEN 2'd2 //DG - Droga Glowna //DB - Droga Boczna //definicje stanow DG DB `define S0 3'd0 //GREEN RED `define S1 3'd1 //YELLOW RED `define S2 3'd2 //RED RED `define S3 3'd3 //RED GREEN `define S4 3'd4 //RED YELLOW //opoznienia `define Y2RDELAY 3 //z zoltego do czerwonego `define R2GDELAY 2 //z czerwonego do zielonego
4 Sterownik świateł na skrzyżowaniu APSC module sig_control (dg, db, X, clock, clear); //porty output [1:0] dg, db; //2-bitowe wyjscie dla trojstanowych swiatel reg [1:0] dg, db; //deklaracja rejestrow input X; //X=1 oznacza, ze samochody czekaja na drodze bocznej input clock, clear; //zmienne wewnetrzne reg [2:0] state; reg [2:0] next_state; //stan poczatkowy to S0 initial state = `S0; next_state = `S0; dg = `GREEN; db = `RED; //zmiana stanu tylko na narastajacym zboczu zegara clock) state = next_state;
5 Sterownik świateł na skrzyżowaniu APSC //obliczanie wartosci swiatel na obu drogach case(state) `S0: dg = `GREEN; db = `RED; `S1: dg = `YELLOW; db = `RED; `S2: dg = `RED; db = `RED; `S3: dg = `RED; db = `GREEN; `S4: dg = `RED; db = `YELLOW; case
6 Sterownik świateł c.d. APSC or clear or X) //automat skonczony if (clear) next_state = `S0; else case(state) `S0: if (X)next_state = `S1; else next_state = `S0; `S1: clock); next_state = `S2; `S2: clock); next_state = `S3; `S3: if (X) next_state = `S3; else next_state = `S4; `S4: clock); next_state = `S0; default: next_state = `S0; case module
7 Sterownik świateł c.d. APSC module stimulus; //modul testowy wire [1:0] DG_SIG, DB_SIG; reg SAM_NA_DB; reg CLOCK, CLEAR; //konkretyzacja sterownika swiatel sig_control SC(DG_SIG, DB_SIG, SAM_NA_DB, CLOCK, CLEAR); initial //monitoring $monitor($time, "Droga Glowna = %b Droga Boczna = %b Samochody na bocznej = %b", DG_SIG, DB_SIG, SAM_NA_DB); initial //zegar CLOCK = `FALSE; forever #5 CLOCK = ~CLOCK; initial //kasowanie CLEAR = `TRUE; repeat CLOCK); CLEAR = `FALSE;
8 Sterownik świateł na skrzyżowaniu APSC initial //wymuszenie SAM_NA_DB = `FALSE; //na początku nie ma samochodów na bocznej #200 SAM_NA_DB = `TRUE; //w czasie 200 pojawiły się samochody #100 SAM_NA_DB = `FALSE; //po 100 jed. czasu odjechały #200 SAM_NA_DB = `TRUE; //w czasie 500 pojawiły się samochody #100 SAM_NA_DB = `FALSE; //w chwili 600 już odjechały #200 SAM_NA_DB = `TRUE; //w czasie 800 pojawiły się znów samochody #100 SAM_NA_DB = `FALSE; //w chwili 800 już odjechały #100 $stop; module
9 Sterownik świateł wyniki APSC 0 Droga Glowna = 10 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 10 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 01 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 10 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 10 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 01 Samochody na bocznej = Droga Glowna = 10 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 10 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 01 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 10 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 10 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 01 Samochody na bocznej = Droga Glowna = 10 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 10 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 01 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 00 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 10 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 10 Samochody na bocznej = Droga Glowna = 00 Droga Boczna = 01 Samochody na bocznej = Droga Glowna = 10 Droga Boczna = 00 Samochody na bocznej = 0
10 Zadania i funkcje APSC Zadania (tasks) i funkcje to mechanizmy umożliwiające podzielenie dużych behawioralnych projektów na mniejsze kawałki - podprogramy, które mogą być wywoływane w różnych miejscach zamiast powtarzać fragmenty kodu. Funkcje Zadania Mogą udostępniać inne funkcje Zawsze wykonują się w chwili 0 Nie mogą zawierać opóźnień ani sterowania zdarzeniami Muszą posiadać co najmniej jeden argument wejściowy Zawsze zwracają pojedynczą wartość (nie posiadają argumentów typu wyjście lub wej-wyj) Mogą udostępniać zarówno funkcje jak i zadania Mogą wykonywać się w dowolnej chwili Mogą zawierać opóźnienia i sterowanie zdarzeniami Mogą nie mieć argumentów lub ich dowolną ilość zarówno typu wejściowego, wyjściowego lub wej-wyj. Nie zwracają wartości ale dostarczają wartości argumentów typu wyjście lub wej-wyj Funkcje i zadania nie mogą używać zmiennych typów węzłowych ani instrukcji initial i always.
11 Zadania APSC module operation; parameter delay = 10; reg [15:0] A, B; reg [15:0] AB_AND, AB_OR, AB_XOR; or B) bitwise_oper(ab_and, AB_OR, AB_XOR, A, B); //definicja zadania bitwise_oper task bitwise_oper; output [15:0] ab_and, ab_or, ab_xor; input [15:0] a, b; #delay ab_ = a & b; ab_or = a b; ab_xor = a ^ b; task module
12 Zadania APSC module sequence; reg clock; initial init_sequence; always asymmetric_sequence; //definicja zadania inicjującego task init_sequence; clock = 1 b0; task //wywołanie zadania inicjującego //wywołanie zadania skwencera //definicja zadania generującego sekwencję zegara task asymmetric _sequence; #12 clock = 1 b0; #5 clock = 1 b1; #3 clock = 1 b0; #1 clock = 1 b1; task module W tym przykładzie zadania działają bezpośrednio na zmiennej clock zdefiniowanej w module.
13 Funkcje APSC module parity; reg [31:0] addr; reg parity; //oblicz nową parzystość zawsze gdy zmieni się wartość adresu parity = calc_parity(addr); //wywołanie funkcji $display( obliczoan parzystość = %b, calc_parity(addr)); //definicja funkcji obliczającej parzystość function calc_parity; input [31:0] address; calc_parity = ^address; //xor wszystkich bitów w addr function module
14 Funkcje APSC module shifter; reg [31:0] addr; reg parity; `define LEFT_SHIFT 1 b0 `define RIGHT_ SHIFT 1 b1 reg [31:0] addr, left_addr, right_addr; reg control; //oblicz wartości przesunięte w prawo i w lewo //zawsze gdy zmieni się wartość adresu left_addr = shift(addr, LEFT_SHIFT); //wywołanie funkcji right_addr = shift(addr, RIGHT_SHIFT); //definicja funkcji shift zwraca 32-bitowa wartość function shift; input [31:0] address; input control; shift = (control == LEFT_SHIFT?(address<<1):(address>>1); function module
15 Obserwacja przebiegów czasowych Wynikiem symulacji są przebiegi czasowe. Obserwacja i analiza przebiegów czasowych wymaga użycia programu wyświetlającego je. W pakiecie LDV firmy Cadence jest nim Wyświetlacz Przebiegów (Waveform Viewer) stanowiący część większego środowiska analitycznego o nazwie SimVision. Zadania programu przygotowania danych SHM Program zarządzający wynikami z symulacji SHM (Simulation History Manager) jest grupą zadań systemowych służących do sterowania komunikacją między symulacjami Verilog-XL i bazą danych przechowującą dane dla programu wyświetlającego przebiegi czasowe, którym jest SimVision. Oznacza to,że musimy używać SHM jeśli chcemy przygotować wyniki symulacji do oglądania w postaci grafiki. Mamy do dyspozycji następujące zadania systemowe SHM: Zadania SHM $shm_open $shm_probe $shm_close $shm_susp $shm_resume Usługi oferowane przez zadania systemowe SHM Otwarcie bazy danych Specyfikacja sygnałów, których zmiany chcemy notwać w bazie danych Zamknięcie połączenia symulacji z bazą danych Czasowe zawieszenie zapisywania wartości do bazy Wznowienie zapisywania wartości do bazy danych
16 Zadania systemowe SHM $shm_open Otwarcie bazy danych za pomocą $shm_open $shm_open (["db_name"], [<is_sequence_time>], [<database_size>], [<is_compression>]) Argumenty: "db_name" Nazwa pliku z bazą danych. Jeśli ta nazwa nie jest podana przyjmowana jest domyślna waves.shm w bieżącym katalogu <is_sequence_time> Wyświetlaj wszystkie zdarzenia i przejścia sygnałów zachodzące w tym samy okresie czasu. Wartość 1 włącza tę cechę, 0 (domyslne) wyłącza. <database_size> Specyfikacja maksymalnej wielkości pliku przejść.trn (w bajtach) generowanego przez Verilog-XL. Co najmniej 2MB Wartość rekomowana to 10MB. Jeśli mu braknie to nadpisuje plik przejść. <is_compression> Wartość jeden powoduje kompresowanie pliku.trn generowanego przez Verilog-XL. Wartość domyślna 0 brak kompresji.
17 Zadania systemowe SHM $shm_probe Wybieranie sygnałów za pomocą $shm_probe $shm_probe( [scope1, "node_specifier1", scope2, "node_specifier2", ] ) Argumenty są nie obowiązkowe, ale nawiasy są konieczne. Brak argumentów oznacza, że notowane będą zmiany wszystkich zmiennych typu input, output i inout w bieżącym module. Argumentami mogą być: scope1, scope2, określenie zakresów (poziomów hierarchii lub urealnień), z których sygnały mają być zapamietywane. Domyślny jest zakres bieżący czuli moduł w którym zanjaduje się zadanie SHM. "node_specifier1", "node_specifier2", Jeden z pięciu znaczników, określających węzły, w których zmiany wartości są odnotowywane w SHM: A All nodes (including inputs, outputs and inouts) of the specified scope. S Inputs, outputs, and inouts of the specified scope, and in all instantiations below it, except inside library cells. C Inputs, outputs, and inouts of the specified scope, and in all instantiations below it, including inside library cells. AS All nodes (including inputs, outputs and inouts) of the specified scope, and in all instantiations below it, except inside library cells. AC All nodes (including inputs, outputs and inouts) in the specified scope and in all instantiations below it, even inside library cells.
18 Zadania systemowe SHM $shm_probe Zapisywanie zmian wartości wszystkich zmiennych typu input, output, i inout w bieżącym zakresie: $shm_probe(); Zapisywanie zmian wartości we wszystkich węzłach w bieżącym zakresie: $shm_probe( A ); Zapisywanie zmian wartości wszystkich zmiennych typu input, output, i inout w bieżącym zakresie alu i adder: $shm_probe(alu, adder); Zapisywanie zmian wartości wszystkich zmiennych typu input, output, i inout w bieżącym zakresie i poniżej wykluczając komórki biblioteczne. Dodatkowo zapamiętuj zmian wartości we wszystkich węzłach w zakresie top.alu i poniżej, włączając w to biblioteki: $shm_probe( S, top.alu, AC );
19 Wyświetlanie sygnałów jako graficznych przebiegów Analiza wejściowych i wyjściowych sygnałów w formie graficznej Przykład demonstruje jak stworzyć bazę SHM i wybrane sygnały zapisywać do niej w celu późniejszego analizowania za pomocą przeglądarki przebiegów z pakietu Simvision module test_flop; //moduł testowy dla przerzutnika reg data, clock; flipflop f1 (clock, data, qa, qb); initial clock = 0; data = 0; #10000 $shm_close(); //zamknij bazę po czasie $finish; initial $shm_open("db1.shm"); //otwarcie bazy SHM o nazwie db1.shm $shm_probe(clock); $shm_probe(data,qa,qb); $shm_probe(f1.nt1); always #100 clock = ~clock; always #300 data = ~data; module Zadanie $shm_probe specyfikuje, które sygnały mają być zapamiętywane w bazie SHM przez podanie nazw węzłów lub hierarchicznych nazw instansów, które zawierają węzły przeznaczone do analizy. Argumentami $shm_probe nie mogą być komórki prymitywne.
20 Wyświetlanie sygnałów jako graficznych przebiegów //model przerzutnika RS module flipflop (clock, data, qa, qb); input clock,data; output qa, qb; nand #10 nd1 (a, data, clock), nd2 (b, ndata, clock), nd3 (qa, a, qb), nd4 (qb, b, qa); mynot nt1 (ndata, data); module module mynot (out, in); output out; input in; not(out,in); module // mynot Moduł testowany w module z poprzedniego slajdu % verilog test_flop.v flipflop.v //symulacja % ls db1.shm //sprawdzenie czy baza SHM powstała db1.trn db1.dsn % simvision -waves db1.shm //wywołanie przeglądarki i //załadowanie bazy SHM
Projektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG OPIS BEHAWIORALNY proces Proces wątek sterowania lub przetwarzania danych, niezależny w sensie czasu wykonania, ale komunikujący się z innymi procesami.
Synteza logiczna APSC
Jest to proces tłumaczenia opisu projektu przygotowanego na wysokim poziomie abstrakcji na zoptymalizowaną reprezentację na poziomie bramek logicznych w oparciu o zadaną technologiczną bibliotekę komórek
Język HDL - VERILOG. (Syntetyzowalna warstwa języka) Hardware Description Language Krzysztof Jasiński PRUS PRUS
Język HDL - VERLOG Hardware Description Language (Syntetyzowalna warstwa języka) RUS RUS Język VERLOG w praktyce RUS RUS VERLOG Specyfikacja układów kombinacyjnych RUS RUS Operator warunkowy Conditional_expression?
Język HDL - VERILOG. (Syntetyzowalna warstwa języka) Hardware Description Language Krzysztof Jasiński PRUS PRUS
Język HDL - VERLOG Hardware Description Language (Syntetyzowalna warstwa języka) RUS RUS VERLOG rzegląd zagadnień RUS RUS prowadzenie do języka Reprezentacja układu cyfrowego w Verilogu opis strukturalny
Modelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA
Modelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA Licznik binarny Licznik binarny jest najprostszym i najpojemniejszym licznikiem. Kod 4 bitowego synchronicznego licznika binarnego
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3.
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3. Jak umieszcza się komentarze w pliku symulacyjnym PSPICE? 4.
Projektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Projektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Standardowe bloki funkcjonalne
Standardowe bloki funkcjonalne Wykorzystując języki ST i LD należy zapoznać się z działaniem standardowych bloków funkcjonalnych (elementy dwustanowe (bistabilne), elementy detekcji zbocza, liczniki, czasomierze)
Wyświetlacz alfanumeryczny LCD zbudowany na sterowniku HD44780
Dane techniczne : Wyświetlacz alfanumeryczny LCD zbudowany na sterowniku HD44780 a) wielkość bufora znaków (DD RAM): 80 znaków (80 bajtów) b) możliwość sterowania (czyli podawania kodów znaków) za pomocą
Wykład 4. Języki Opisu Sprzętu
Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D-10 222, tel. w. 28-72, e-mail: skoczen@fis.agh.edu.pl Wprowadzenie do Veriloga Przypisania proceduralne (c. d.) Wykład 4 2017 8 listopad
Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE
Katedra Elektroniki Akademia Górniczo-Hutnicza w Krakowie Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE opis układu w Verilog, kompilacja i symulacja
Układy cyfrowe w Verilog HDL. Elementy języka z przykładami. wersja: cz.3
Układy cyfrowe w Verilog Elementy języka z przykładami wersja: 10.2009 cz.3 1 Układy sekwencyjne Układy sekwencyjne mają pamięć Układy synchroniczne najczęściej spotykane wszystkie elementy są kontrolowane
Język VERILOG w praktyce
Język VERLOG w praktyce RUS RUS Język VERLOG rzykłady syntezy blokowej RUS RUS Elementy systemu cyfrowego magistrala danych cd. module swap (Data, Resetn, w, Clock, Extern, RinExt, Busires); input [7:0]
Projektowanie scalonych systemów wbudowanych VERILOG. VERLIOG - historia
Projektowanie scalonych systemów wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Laboratorium Podstaw Techniki Cyfrowej
Laboratorium Podstaw Techniki Cyfrowej Ćwiczenie 5: Wprowadzenie do języków opisu sprzętu 1. Języki opisu sprzętu Języki opisu sprzętu(hdl Hardware Description Language) to języki słuŝące do opisu układów
Systemy wbudowane. Projektowanie systemów wbudowanych na bazie układów CPLD/FPGA Język opisu sprzętu Verilog cz.1
Systemy wbudowane Projektowanie systemów wbudowanych na bazie układów CPLD/FPGA Język opisu sprzętu Verilog cz.1 System Quartus II Opis projektu Tekstowy (język opisu sprzętu np. Verilog) Graficzny Wykresy
Skrypty i funkcje Zapisywane są w m-plikach Wywoływane są przez nazwę m-pliku, w którym są zapisane (bez rozszerzenia) M-pliki mogą zawierać
MatLab część III 1 Skrypty i funkcje Zapisywane są w m-plikach Wywoływane są przez nazwę m-pliku, w którym są zapisane (bez rozszerzenia) M-pliki mogą zawierać komentarze poprzedzone znakiem % Skrypty
1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Modelowanie złożonych układów cyfrowych (1)
Modelowanie złożonych układów cyfrowych () funkcje i procedury przykłady (przerzutniki, rejestry) style programowania kombinacyjne bloki funkcjonalne bufory trójstanowe multipleksery kodery priorytetowe
Programowanie Mikrokontrolerów
Programowanie Mikrokontrolerów Wyświetlacz alfanumeryczny oparty na sterowniku Hitachi HD44780. mgr inż. Paweł Poryzała Zakład Elektroniki Medycznej Alfanumeryczny wyświetlacz LCD Wyświetlacz LCD zagadnienia:
Sumatory H D L. dr inŝ. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska
Sumatory 1 Sumator 1-bitowy full adder Równanie boolowskie sumy: s k = a k XOR b k XOR c k = a k b k c k Równanie boolowskie przeniesienia: c k+1 = (a k AN b k ) OR (a k AN c k ) OR (b k AN c k ) = (a
Wykład 4. Języki Opisu Sprzętu. Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D , tel. w ,
Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D-10 222, tel. w. 28-72, e-mail: skoczen@fis.agh.edu.pl Przypisania nieblokujące Stosowanie opóźnień w przypisaniach Wykład 4 2018
Struktura i działanie jednostki centralnej
Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala
Aby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Instrukcja do programu BASIC PR-02
Instrukcja do u BASIC PR-02 Wojciech Pietkiewicz 22.03.2000 1 Wprowadzenie BASIC jest językiem owania wyższego rzędu, który umożliwia w łatwy i czytelny sposób sterować robotem PR-02 bezpośrednio z komputera.
ćw. Symulacja układów cyfrowych Data wykonania: Data oddania: Program SPICE - Symulacja działania układów liczników 7490 i 7493
Laboratorium Komputerowe Wspomaganie Projektowania Układów Elektronicznych Jarosław Gliwiński, Paweł Urbanek 1. Cel ćwiczenia ćw. Symulacja układów cyfrowych Data wykonania: 16.05.08 Data oddania: 30.05.08
Proste układy sekwencyjne
Proste układy sekwencyjne Układy sekwencyjne to takie w których niektóre wejścia są sterowany przez wyjściaukładu( zawierają sprzężenie zwrotne ). Układy sekwencyjne muszą zawierać elementy pamiętające
Programowalne układy logiczne kod kursu: ETD Podstawy języka Verilog W
Programowalne układy logiczne kod kursu: ETD008270 Podstawy języka Verilog W2 2.03.2018 mgr inż. Maciej Rudek 2 Tematyka kursu wykład Poziom abstrakcji systemów opisu sprzętu Historia Verilog został stworzony
Należy ściągnąć oprogramowanie Apache na platformę
Programowanie Internetowe Język PHP - wprowadzenie 1. Instalacja Oracle+Apache+PHP Instalacja Apache, PHP, Oracle Programy i ich lokalizacja Oracle Database 10g Express Edition10.2 http://www.oracle.com/technology/products/database/
WYDZIAŁ ELEKTROTECHNIKI, AUTOMATYKI I INFORMATYKI INSTYTUT AUTOMATYKI I INFORMATYKI KIERUNEK AUTOMATYKA I ROBOTYKA STUDIA STACJONARNE I STOPNIA
WYDZIAŁ ELEKTROTECHNIKI, AUTOMATYKI I INFORMATYKI INSTYTUT AUTOMATYKI I INFORMATYKI KIERUNEK AUTOMATYKA I ROBOTYKA STUDIA STACJONARNE I STOPNIA PRZEDMIOT : : LABORATORIUM PODSTAW AUTOMATYKI 1. WSTĘP DO
Układy VLSI Bramki 1.0
Spis treści: 1. Wstęp... 2 2. Opis edytora schematów... 2 2.1 Dodawanie bramek do schematu:... 3 2.2 Łączenie bramek... 3 2.3 Usuwanie bramek... 3 2.4 Usuwanie pojedynczych połączeń... 4 2.5 Dodawanie
Układy sekwencyjne. Wstęp doinformatyki. Zegary. Układy sekwencyjne. Automaty sekwencyjne. Element pamięciowy. Układy logiczne komputerów
Wstęp doinformatyki Układy sekwencyjne Układy logiczne komputerów Układy sekwencyjne Dr inż. Ignacy Pardyka Akademia Świętokrzyska Kielce, 2001 Wstęp do informatyki I. Pardyka Akademia Świętokrzyska Kielce,
Podstawowe moduły układów cyfrowych układy sekwencyjne cz.2 Projektowanie automatów. Rafał Walkowiak Wersja /2015
Podstawowe moduły układów cyfrowych układy sekwencyjne cz.2 Projektowanie automatów synchronicznych Rafał Walkowiak Wersja.2 24/25 UK Funkcje wzbudzeń UK Funkcje wzbudzeń Pamieć Pamieć UK Funkcje wyjściowe
Cyfrowe układy scalone c.d. funkcje
Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe
Ćwiczenie 01 - Strona nr 1 ĆWICZENIE 01
ĆWICZENIE 01 Ćwiczenie 01 - Strona nr 1 Polecenie: Bez użycia narzędzi elektronicznych oraz informatycznych, wykonaj konwersje liczb z jednego systemu liczbowego (BIN, OCT, DEC, HEX) do drugiego systemu
Podstawy programowania. Wykład Funkcje. Krzysztof Banaś Podstawy programowania 1
Podstawy programowania. Wykład Funkcje Krzysztof Banaś Podstawy programowania 1 Programowanie proceduralne Pojęcie procedury (funkcji) programowanie proceduralne realizacja określonego zadania specyfikacja
(przykład uogólniony)
Serial Peripheral Interface (przykład uogólniony) Brak standardu. Inne stosowane nazwy: Synchronous Serial Port (SSP), 4 wire SSI (Synchronous Serial Interface, Texas Instrument), Microwire (National Semiconductor).
Układy kryptograficzne z uŝyciem rejestrów LFSR
Układy kryptograficzne z uŝyciem rejestrów FSR Algorytmy kryptograficzne uŝywane w systemach telekomunikacyjnych własność modulo 2 funkcji XOR P K K = P = P 2 Rejestr z liniowym sprzęŝeniem zwrotnym FSR
Krótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Kurs Podstawowy S7. Spis treści. Dzień 1
Spis treści Dzień 1 I System SIMATIC S7 - wprowadzenie (wersja 1401) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6 Podstawowe
Altera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,
Konwencje językowe Verilog-a APSC
Konwencje językowe Verilog-a APSC Podstawowe konwencje są takie same jak w C. Elementami języka są: komentarze, ograniczniki, liczby, ciągi znaków, identyfikatory i słowa kluczowe. Verilog rozróżnia małe
Projekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Podstawowe części projektu w Javie
Podstawowe części projektu w Javie Pakiet w Javie to grupa podobnych typów klas, interfejsów i podpakietów. Pakiet w Javie może być wbudowany lub zdefiniowany przez użytkownika. Istnieje wiele wbudowanych
Język Verilog w projektowaniu układów FPGA
POLITECHNIKA ZIELONOGÓRSKA Wydział Elektryczny Język Verilog w projektowaniu układów FPGA Jacek Bieganowski Grzegorz Wawrzyniak Promotor: dr inż. Marek Węgrzyn Zielona Góra, czerwiec 2001 Spis treści 1.
Programowalne układy logiczne kod kursu: ETD Układy kombinacyjne, przypisania, blokujące i nieblokujące cz.2 W
Programowalne układy logiczne kod kursu: ETD008270 Układy kombinacyjne, przypisania, blokujące i nieblokujące cz.2 W4 23.03.2018 mgr inż. Maciej Rudek UKŁADY KOMBINACYJNE Układy kombinacyjne Układ kombinacyjny
Część 4 życie programu
1. Struktura programu c++ Ogólna struktura programu w C++ składa się z kilku części: część 1 część 2 część 3 część 4 #include int main(int argc, char *argv[]) /* instrukcje funkcji main */ Część
Programowany układ czasowy APSC
Programowany układ czasowy APSC Ośmiobitowy układ czasowy pracujący w trzech trybach. Wybór trybu realizowany jest przez wartość ładowaną do wewnętrznego rejestru zwanego słowem sterującym. Rejestr ten
Sterownik procesorowy S-2 Komunikacja RS485 MODBUS
Sterownik procesorowy S-2 Komunikacja RS485 MODBUS Sterownik centrali wentylacyjnej PRO-VENT S2 umożliwia komunikację z innymi urządzeniami poprzez interfejs szeregowy RS485. Zapis i odczyt danych realizowany
Automatyzacja i robotyzacja procesów produkcyjnych
Automatyzacja i robotyzacja procesów produkcyjnych Instrukcja laboratoryjna Technika cyfrowa Opracował: mgr inż. Krzysztof Bodzek Cel ćwiczenia. Celem ćwiczenia jest zapoznanie studenta z zapisem liczb
Algorytmy sztucznej inteligencji
Algorytmy sztucznej inteligencji Dynamiczne sieci neuronowe 1 Zapis macierzowy sieci neuronowych Poniżej omówione zostaną części składowe sieci neuronowych i metoda ich zapisu za pomocą macierzy. Obliczenia
PROGRAMY STEROWANIA I WIZUALIZACJI II
PWSZ SW W8 PROGRAMY STEROWANIA I WIZUALIZACJI II Układ sekwencyjny Start Stop. Podnośnik góra dół. Układ czasowy naprzemienne załączanie/wyłączanie. Sterowanie symulowanym zbiornikiem. 1. Zadanie UKŁAD
Wykład 5. Języki Opisu Sprzętu. Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D , tel. w ,
Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D-10 222, tel. w. 28-72, e-mail: skoczen@fis.agh.edu.pl Proceduralne przypisanie ciągłe Wykład 5 2019 16 październik 2019 Operatory
1 Wstęp. 2 Proste przykłady. 3 Podstawowe elementy leksykalne i typy danych. 6 Opis strukturalny. 7 Moduł testowy (testbench)
Wstęp SYSTEMY WBUDOWANE Układy kombinacyjne c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 c Dr inż. Ignacy Pardyka (Inf.UJK) Systemy wbudowane Rok akad. 2011/2012
Podstawy programowania w środowisku Totally Integration Automation Portal
GRUPA MT Temat i Autor Podstawy programowania w środowisku Totally Integration Automation Portal Krzysztof Bodzek, Arkadiusz Domoracki, Grzegorz Jarek CEL ĆWICZENIA 1. Poznanie narzędzia Totally Integration
Język ludzki kod maszynowy
Język ludzki kod maszynowy poziom wysoki Język ludzki (mowa) Język programowania wysokiego poziomu Jeśli liczba punktów jest większa niż 50, test zostaje zaliczony; w przeciwnym razie testu nie zalicza
Sposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Algorytm. a programowanie -
Algorytm a programowanie - Program komputerowy: Program komputerowy można rozumieć jako: kod źródłowy - program komputerowy zapisany w pewnym języku programowania, zestaw poszczególnych instrukcji, plik
Architektura komputerów Wykład 2
Architektura komputerów Wykład 2 Jan Kazimirski 1 Elementy techniki cyfrowej 2 Plan wykładu Algebra Boole'a Podstawowe układy cyfrowe bramki Układy kombinacyjne Układy sekwencyjne 3 Algebra Boole'a Stosowana
Zespół Szkół Technicznych. Badanie wyświetlaczy LCD
Zespół Szkół Technicznych Badanie wyświetlaczy LCD WYŚWIETLACZE LCD CZĘSC TEORETYCZNA ZALETY: ) mały pobór mocy, 2) ekonomiczność pod względem zużycia energii (pobór prądu przy 5V mniejszy niż 2mA), 3)
Wykład 3. Języki Opisu Sprzętu. Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D , tel. w ,
Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D-10 222, tel. w. 28-72, e-mail: skoczen@fis.agh.edu.pl Tablice i wektory Reguły łączenia portów Wykład 3 2018 10 październik 2018
Programowanie mikrokontrolerów - laboratorium
Państwowa Wyższa Szkoła Zawodowa w Nowym Sączu Instytut Techniczny Programowanie mikrokontrolerów- laboratorium Nazwisko i imię 1. 2. Data wykonania ćwiczenia: Grupa: Ocena sprawozdania Zaliczenie: Symbol:
Opis implementacji: Implementacja przedstawia Grę w życie jako przykład prostej symulacji opartej na automatach.
Nazwa implementacji: Gra w życie Autor: Piotr Fiorek Opis implementacji: Implementacja przedstawia Grę w życie jako przykład prostej symulacji opartej na automatach. Zaprojektuj prostą grę, której celem
Opis czytnika TRD-FLAT 2LN ver Naścienny czytnik transponderów UNIQUE w płaskiej obudowie
TRD-FLAT 2LN Naścienny czytnik transponderów UNIQUE w płaskiej obudowie Podstawowe cechy : zasilanie od 9V do 12V połączenie z kontrolerem tylko dwoma przewodami POWER w kolorze żółtym czerwono-zielony
Systemy wbudowane. Uniwersytet Łódzki Wydział Fizyki i Informatyki Stosowanej. Witold Kozłowski
Uniwersytet Łódzki Wydział Fizyki i Informatyki Stosowanej Systemy wbudowane Witold Kozłowski Zakład Fizyki i Technologii Struktur Nanometrowych 90-236 Łódź, Pomorska 149/153 https://std2.phys.uni.lodz.pl/mikroprocesory/
Wyrażenie include(sciezka_do_pliku) pozwala na załadowanie (wnętrza) pliku do skryptu php. Plik ten może zawierać wszystko, co może się znaleźć w
Wyrażenie include(sciezka_do_pliku) pozwala na załadowanie (wnętrza) pliku do skryptu php. Plik ten może zawierać wszystko, co może się znaleźć w obrębie skryptu. Wyrażenia include() i require() są niemal
Ćwiczenie 7 Matryca RGB
IMiO PW, LPTM, Ćwiczenie 7, Matryca RGB -1- Ćwiczenie 7 Matryca RGB IMiO PW, LPTM, Ćwiczenie 7, Matryca RGB -2-1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z inną oprócz RS - 232 formą szeregowej
Automat skończony FSM Finite State Machine
Automat skończony FSM Finite State Machine Projektowanie detektora sekwencji Laboratorium z Elektroniki Współczesnej A. Skoczeń, KOiDC, WFiIS, AGH, 2019 AGH, WFiIS, Elektronika Współczesna 1 Deterministyczny
Spis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Kurs Zaawansowany S7. Spis treści. Dzień 1
Spis treści Dzień 1 I Konfiguracja sprzętowa i parametryzacja stacji SIMATIC S7 (wersja 1211) I-3 Dlaczego powinna zostać stworzona konfiguracja sprzętowa? I-4 Zadanie Konfiguracja sprzętowa I-5 Konfiguracja
Sterowanie wyświetlacza LCD typu HD44780
Sterowanie wyświetlacza LCD typu HD4478 Laboratorium Języków Opisu Sprzętu AGH WFiIS Wyświetlacz LCD Matrycowy moduł LCD E RW RS BF Wyświetlacz LCD CG RAM DD RAM DB[7:] Licznik Adresu Rejestr Danych Rejestr
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych
Cyfrowe Elementy Automatyki. Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem
Cyfrowe Elementy Automatyki Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów,
1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów...
Spis treści 3 1. Podstawowe wiadomości...9 1.1. Sterowniki podstawowe wiadomości...10 1.2. Do czego służy LOGO!?...12 1.3. Czym wyróżnia się LOGO!?...12 1.4. Pierwszy program w 5 minut...13 Oświetlenie
Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, Spis treści
Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, 2017 Spis treści Przedmowa 11 ROZDZIAŁ 1 Wstęp 13 1.1. Rys historyczny 14 1.2. Norma IEC 61131 19 1.2.1. Cele i
Programowalne układy logiczne
Programowalne układy logiczne Mikroprocesor Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 6 grudnia 2014 Zbudujmy własny mikroprocesor Bardzo prosty: 16-bitowy, 16 rejestrów
Opis procedur asemblera AVR
Piotr Kalus PWSZ Racibórz 10.05.2008 r. Opis procedur asemblera AVR init_lcd Plik: lcd4pro.hvr Procedura inicjuje pracę alfanumerycznego wyświetlacza LCD za sterownikiem HD44780. Wyświetlacz działa w trybie
Informatyka I. Klasy i obiekty. Podstawy programowania obiektowego. dr inż. Andrzej Czerepicki. Politechnika Warszawska Wydział Transportu 2018
Informatyka I Klasy i obiekty. Podstawy programowania obiektowego dr inż. Andrzej Czerepicki Politechnika Warszawska Wydział Transportu 2018 Plan wykładu Pojęcie klasy Deklaracja klasy Pola i metody klasy
Kurs Verilog cz.1 wstęp
Kurs Verilog cz.1 wstęp Złożoność układów cyfrowych zgodnie z prawem Moore a, podwaja się co około 18 miesięcy. Liczba tranzystorów znajdujących się w układzie scalonym sięga już dziesiątek, a nawet setek
Technika mikroprocesorowa. Konsola do gier
K r a k ó w 1 1. 0 2. 2 0 1 4 Technika mikroprocesorowa Konsola do gier W yk o n a l i : P r o w a d z ą c y: P a w e ł F l u d e r R o b e r t S i t k o D r i n ż. J a c e k O s t r o w s k i Opis projektu
I - Microsoft Visual Studio C++
I - Microsoft Visual Studio C++ 1. Nowy projekt z Menu wybieramy File -> New -> Projekt -> Win32 Console Application w okienku Name: podajemy nazwę projektu w polu Location: wybieramy miejsce zapisu i
Języki projektowania HDL
Języki projektowania HDL Wykład dr inż. Marek Wójcikowski Ver: 2015-03-11 1 Zasady zaliczenia Wykład 2 kolokwia: 22.5+22.5 punktów=45 punktów Obecność na wykładzie 5 punktów Laboratorium 50 punktów Warunek
MODBUS RTU wersja M1.14 protokół komunikacyjny wyświetlaczy LDN
MODBUS RTU wersja M1.14 protokół komunikacyjny do wyświetlaczy SEM 04.2010 Str. 1/5 MODBUS RTU wersja M1.14 protokół komunikacyjny wyświetlaczy LDN W wyświetlaczach LDN protokół MODBUS RTU wykorzystywany
Elementy metod numerycznych - zajęcia 9
Poniższy dokument zawiera informacje na temat zadań rozwiązanych w trakcie laboratoriów. Elementy metod numerycznych - zajęcia 9 Tematyka - Scilab 1. Labolatoria Zajęcia za 34 punktów. Proszę wysłać krótkie
Konwerter 1 Wire > SPI opisany P R Ow JVerilogu
Konwerter 1 Wire > SPI opisany P R Ow JVerilogu E K T Y Konwerter 1 Wire > SPI opisany w Verilogu, część 1 AVT 443 Prezentowany konwerter jest przeznaczony szczególnie do współpracy z układami termometrów
Przykłady do wykładu Języki modelowania i symulacji
Przykłady do wykładu Języki modelowania i symulacji dr inż. Bogdan Pankiewicz Gdańsk, listopad 2011 - grudzień 2015 Część I - PSPICE Przykład I - przerzutnik D Czynności do wykonania: Wprowadzenie opisu
Technika mikroprocesorowa I Studia niestacjonarne rok II Wykład 2
Technika mikroprocesorowa I Studia niestacjonarne rok II Wykład 2 Literatura: www.zilog.com Z80 Family, CPU User Manual Cykle magistrali w mikroprocesorze Z80 -odczyt kodu rozkazu, -odczyt-zapis pamięci,
Statyczne badanie przerzutników - ćwiczenie 3
Statyczne badanie przerzutników - ćwiczenie 3. Cel ćwiczenia Zapoznanie się z podstawowymi strukturami przerzutników w wersji TTL realizowanymi przy wykorzystaniu bramek logicznych NAND oraz NO. 2. Wykaz
Instrukcje pętli przykłady. Odgadywanie hasła. 1) Program pyta o hasło i podaje adres, gdy hasło poprawne lub komunikat o błędnym haśle.
Instrukcje pętli przykłady. Odgadywanie hasła. 1) Program pyta o hasło i podaje adres, gdy hasło poprawne lub komunikat o błędnym haśle. Sub Hasla1() Dim wzor_hasla As String Dim haslo As String Dim adres
1 second UPS. Poziom trudności: łatwy. Wersja dokumentacji: 1.3. Aktualizacja: 06.02.2015. Beckhoff Automation Sp. z o. o.
Poziom trudności: łatwy Wersja dokumentacji: 1.3 Aktualizacja: 06.02.2015 Beckhoff Automation Sp. z o. o. Spis treści 1. Wprowadzenie... 2 2. Domyślne wywołanie bloku FB_S_UPS... 3 3. Domyślne wywołanie
Pośredniczy we współpracy pomiędzy procesorem a urządzeniem we/wy. W szczególności do jego zadań należy:
Współpraca mikroprocesora z urządzeniami zewnętrznymi Urządzenia wejścia-wyjścia, urządzenia których zadaniem jest komunikacja komputera z otoczeniem (zwykle bezpośrednio z użytkownikiem). Do najczęściej
Uniwersalny asynchroniczny. UART Universal Asynchronous Receier- Transmiter
UART Universal Asynchronous Receier- Transmiter Cel projektu: Zbudowanie układu transmisji znaków z komputera na wyświetlacz zamontowany na płycie Spartan-3AN, poprzez łacze RS i program TeraTerm. Laboratorium
Analiza i projektowanie oprogramowania. Analiza i projektowanie oprogramowania 1/32
Analiza i projektowanie oprogramowania Analiza i projektowanie oprogramowania 1/32 Analiza i projektowanie oprogramowania 2/32 Cel analizy Celem fazy określania wymagań jest udzielenie odpowiedzi na pytanie:
Uwagi dotyczące notacji kodu! Moduły. Struktura modułu. Procedury. Opcje modułu (niektóre)
Uwagi dotyczące notacji kodu! Wyrazy drukiem prostym -- słowami języka VBA. Wyrazy drukiem pochyłym -- inne fragmenty kodu. Wyrazy w [nawiasach kwadratowych] opcjonalne fragmenty kodu (mogą być, ale nie
WEJŚCIE W TRYB PROGRAMOWANIA
WEJŚCIE W TRYB PROGRAMOWANIA Należy wcisnąć przycisk PROGR a następnie kod serwisowy 8 7 1 0 2 1. Pomiędzy kolejnymi wciśnięciami nie może upłynąć czas dłuższy niż 5s. Na wyświetlaczu pojawią się dwa myślniki
Instrukcja integracji urządzenia na magistrali Modbus RTU. wersja 1.1
Instrukcja integracji urządzenia na magistrali Modbus RTU wersja 1.1 1. Wyprowadzenia Rysunek 1: Widok wyprowadzeń urządzenia. Listwa zaciskowa J3 - linia B RS 485 linia A RS 485 masa RS 485 Tabela 1.