Klasyczne miary wydajności

Wielkość: px
Rozpocząć pokaz od strony:

Download "Klasyczne miary wydajności"

Transkrypt

1 1

2

3 Klasyczne miary wydajności MIPS Million Instructructions per Second 1 MIPS <-> DEC VAX11/780 IBM MIPS (S390) Komputer #procesorów MIPS IBM S/390 G6/ZZ7 (664 MHz) IBM S/390 G5/YX IBM S/390 G5/RX SUN E10000 (400 MHz) HP V2500 (440 MHz) MFLOPS (Mflop/s) Million Floating Point Operations per Second Rpeak Rmax (Linpack) R własnej aplikacji Komputer #procesorów RpeakM flop/s HP L2000 (PA8500/440 MHz) Compaq GS140 6/575 (Alpha 21264/575MHz)

4 Cechy miar wydajności napisane w językach programowania wysokiego poziomu (przenośność) reprezentacja dla wybranej klasy rzeczywistych zastosowań, łatwość modyfikacji (postęp w algorytmach, metodach optymalizacji, technologii) szeroki zakres testowanych elementów składowych systemu i współpracy z oprogramowaniem pomiary łatwe do realizacji akceptowane 4

5 Kategorie miar wydajności syntetyczne miary wydajności (podstawowe operacje) - Dhrystone i Whetstone jądra programowe (kernels) wybrane fragmenty rzeczywistych programów, m.in. Livermore Fortran Kernels i NAS Kernel Benchmark Program algorytmy - programy testowe, np. LINPACK aplikacje (kompletne) (fizyka, chemia lub wspomaganie zarządzania), np. Perfect Benchmarks, ParkBench, z rodziny SPEC, SAP, NotesBench i Baan specyfikacje - stanowią zbiór wymagań funkcjonalnych realizowanych przy dowolnej implementacji sprzętowej i programowej, np. miary z rodziny TPC 5

6 Algorytmy: -- LINPACK* biblioteka algebry liniowej macierz gęsta R (testy) DP Mflop/s (100x100) TPP Mflop/s (1000x1000) Rpeak Mflop/s Liczba operacji (n - liczba równań) 3 2 2n / 3 2n Linpack Parallel (analogiczny) Metryki: Rmax najlepszy wynik Nmax rozmiar problemu, dla którego uzyskano najlepszy wynik N 1/2 rozmiar układu dla którego uzyskano połowę Rmax Rpeak wydajność teoretyczna * Było wcześniej tu przypomnienie 10

7 Aplikacje: -- SPEC Organizacja niekomercyjna (1988) - miary dla komputerów systemów otwartych Trzy grupy robocze: Open Systems Group - miary dla UNIX, NT, VMS; najważniejsze z nich to CINT95 i CFP95; High Performance Computing Group -- ocena wydajności systemów przeznaczonych dla intensywnych obliczeń numerycznych dużej skali; Graphics Performance Characterization Group -- dla podsystemów graficznych oraz środowisk OpenGL i Xwindows. Podstawowe zestawy SPEC: CPU95 i CPU2000 GPC, SFS, web96/web99, jvm98 12

8 SPEC CPU2000 int_base2000 int2000 fp_base2000 fp2000 int_rate_base2000 int_rate2000 fp_rate_base2000 fp_rate2000 Maszyna referencyjna SUN Ultra5/300MHz/256MB - wartości

9 CPU2000 ( średnia geom. miar ) CINT2000 Kompresja danych (C) Projektowanie układów FPGA (C) Kompilator języka C (C) optymalizacja - minimalizacja (C) gra w szachy (C) Przetwarzanie języka naturalnego (C) raytracing (C++) przetwarzanie w języku Perl (C) teoria grup (C) CFP2000 chromodynamika kwantowa (F77) model dynamiki wody (F77) solwer wielosiatkowy 3D - pole potencjalne (F77) solwer dla równań parabolicznych i eliptycznych (F77) biblioteka graficzna w 3D (C) CFD (F90) rozpoznawanie obrazów - sieci neuronowe (C) propagacja fal sejsmicznych (C) przetwarzanie obrazów - identyfikacja twarzy (F90) chemia obliczeniowa (C) testowanie liczb pierwszych (F90) FEM - zderzenia (F90) projektowanie akceleratora (F77) rozchodzenie się zanieczyszczeń (F77) Maszyna referencyjna SUN Ultra5/300MHz/256MB - wartości

10 CPU2006 Floating Point Benchmarks 400.perlbench C PERL Programming Language 401.bzip2 C Compression 403.gcc C C Compiler 429.mcf 445.gobmk 456.hmmer Integer Benchmarks C C C Combinatorial Optimization Artificial Intelligence: go Search Gene Sequence 410.bwaves Fortran Fluid Dynamics 416.gamess Fortran Quantum Chemistry 433.milc C Physics: Quantum Chromodynamics 434.zeusmp Fortran Physics / CFD 435.gromacs C/Fortran Biochemistry/Molecular Dynamics 436.cactusADM C/Fortran Physics / General Relativity 437.leslie3d Fortran Fluid Dynamics 444.namd C++ Biology / Molecular Dynamics 447.dealII C++ Finite Element Analysis 458.sjeng C Artificial Intelligence: chess 450.soplex C++ Linear Programming, Optimization 462.libquantum C Physics: Quantum Computing 464.h264ref C Video Compression 471.omnetpp 473.astar C++ C++ Discrete Event Simulation Path-finding Algorithms 483.xalancbmk C++ XML Processing 453.povray C++ Image Ray-tracing 454.calculix C/Fortran Structural Mechanics 459.GemsFDTD Fortran Computational Electromagnetics 465.tonto Fortran Quantum Chemistry 470.lbm C Fluid Dynamics 481.wrf C/Fortran Weather Prediction Maszyna referencyjna SUN Ultra5/300MHz 482.sphinx3 C Speech recognition 15

11 Przykładowe wartości CPU2000 Komputer Compaq DS20E HP N4000 procesor Int2000 Fp2000 Int_base2000 Fp_base2000 Alpha21264A/ PA8500/ Itanium2 ca Opteron ~2250 Power ca x Xeon 5160/3GHz x Opteron x Xeon 5080/3,73GHz

12 Aplikacje: SAP System do wspomagania zarządzania Używany przez duże międzynarodowe koncerny ~15000 instalacji architektura klient-serwer model dwuwarstwowy model trzywarstwowy R/3 warstwy: danych aplikacji prezentacji Metryki: liczba użytkowników średni czas odpowiedzi < 2 s przepustowość konfiguracji (w SAPS) - liczba kroków dialogu/godz. 18

13 Opis modułów benchmarku SAP R/3 SD - The Sales and Distribution benchmark consists of the following transactions: create an order with 5 line items, create a delivery for this order, display the customer order, change the delivery and post goods issue, list 40 orders for one sold-to party and finally create an invoice FI, MM, PP, WM, PS, HR 19

14 Przykładowa konfiguracja sprzętu dla SAP R/3 1 Database Server - V way, 16 GB - Oracle bit - HP-UX bit 9 Dialog/Update Servers - V way, 8GB - HP-UX Message/Enqueue Server - K380, 6-way, 2GB - HP-UX V2250 Dialog/Update Servers K380 Message Server 18 HP AutoRaid Disk Systems HyperFabric Interconnect SAP 3.1H 6750 SD users 1.95 second response time 2,034,000 dialog steps/hr HP AutoRaids V2250 Database Server 20

15 Kroki 10^3/h Czas odp. s L.użytk. Przykładowe wyniki SAP R/3 dla modułu SD Komputer #proce sorów L. Maszyn (proc.) SZBD SUN E / (391) Oracle8 Compaq GS140 10/ (168) Informix 7 21

16 SD Users Przykładowe wyniki SAP R/3 - cd est HP V2500 (32) est** * Benchmark with R/3 v. 3 ** Benchmark with R/3 v. 4 Sun E10000 (64)* HP V2250 (16)* IBM AS/400 S40(12)* Digital 8400 (10)* SNI RM 600 E60 (20)* IBM RS/6000 S70 (12)** 22

17 Aplikacje: inne BaanIV BRU NotesBench Perfect Benchmark i Parkbench 23

18 Specyfikacje: - TPC Transaction Processing Council (San Jose 1988) definiowanie zbioru wymagań funkcjonalnych (tj. specyfikacji) metodologia testów i koszt utrzymania systemu przez 5 lat dowolna implementacja na dowolnym sprzęcie TPC tworzą przedstawiciele sprzętu i oprogramowania - ISV, analitycy rynku (~50) 24

19 TPC-C On-line Transaction Processing, 1992 mieszanka transakcji zapisu, odczytu, usuwania i aktualizacji Testy przekazane do TPC dla zatwierdzenia dla produktów aktualnych lub dostępnych w ciągu 12 miesięcy Metryki tpmc (trans/min) dla nowych zamówień przy jednoczesnej obsłudze pozostałych $/tpmc ($ - koszt zakupu i utrzymania przez 5 lat) wymagana ostrożność przy interpretacji wyników 25

20 Przykłady miar Komputer #procesorów tpmc $/tpmc SZBD monitor IBM Netfinity 4xPentiumII SQL SEE 7000 M10 Xeon/500 TX Compaq 8xAlpha21264A/ Sybase 11 GS140 WNT SUN E xUSparcII/ Sybase 11 BEA Tuxedo SUN E xUSparcII/ Oracle 8i BEA Tuxedo 26

21 Przykładowe wyniki tpmc i $/tpmc OLTP Performance (tpmc) Price/Perf. ($/tpmc) tpmc $/tpmc $ $ $129 $104 $87 $82 $89 $ $80 $200 $100 0 $0 HP 9000 V2500(32) HP 9000 V2250(16) HP 9000 V2200(16) SUN E6500(24) IBM AS 400e S40(12) IBM RS/6000 S70(12) Compaq GS140(8) Database Oracle Sybase Oracle Sybase DB2 Oracle Sybase Avail. Date 6/30/99 8/13/98 2/28/99 1/31/99 9/11/98 TPC-C results as of 3/2/99 1/21/99 1/10/99 27

22 TPC-D zakres DSS (Decision Support Side of Business) wspieranie wspomagania decyzji, eksploracja danych (data mining) cel: pozyskanie danych z dużych baz (OLTP) agregacja - analiza - informacji zastosowanie: duża objętość danych niewielka liczba zapytań duża złożoność zapytań 28

23 Metryki TPC-D QppD (Query Processing Performance) wydajność obsługi zapytań, gdy cała moc skierowana do obsługi pojedynczego strumienia zapytań QthD (Query Throughput) liczba zapytań (w 1 godz) przetworzonych współbieżnie - wiele strumieni danych $/QphD ($/Queries per hour) QthD) 1/2 QphD = (QppD x różne wielkości baz danych: 1GB, 10GB, 30GB, 100GB, 1TB, 3TB Baza tworzona przez DBGEN (w C jako element zestawu) 29

24 TPC-H i TPC-R TPC-H - ad hoc (TPC-D) bez znajomości istoty zapytań TPC-R - predefiniowany zestaw zapytań Metryki: QphH QthH $/QphH lub QphR lub QthR lub $/QphR 30

25 #proce sorów Przykłady wartości Komputer QppD QphH QthD QthH $/QphD $/QphH Wielkość bazy SZBD SUN E / Oracle 8i Compaq 12/ Oracle 8i GS Informix 8 31

26 Wykonanie własnego programu równoległego Metrics for parallel computing Czas wykonania Tp - parallel wall-clock time S superlinear linear Ts - serial run time Przyspieszenie (Speedup): Ts - execution time for the fastest serial algorithm Efektywność (Efficiency) Pamięć operacyjna E S p 1 1 usually p Monitoring p p p Problems: fixed, variable size Ts?? 32

27 Czas wykonania T T p f ( p, n,...) p n liczba rozmiar Czas wykonania zależy także dla t 1 c architektura procesorów problemu liczba generowanych zadań model programowania równoległego p t 1 t s u t komunikatu t c p w t L c t i t s -czas wykonania części sekwencyjnej t pc - czas wykonania części, która może być liczona równolegle t c - narzut komunikacyjny t i - czas bezczynności t u - czas inicjacji komunikatu t w - czas przesłania komunikatu o standardowej długości B=1/t w rok tu [us] B [MB/s] CM Paragon Cray T3D NoW SGI PowCha

28 34 Przyspieszenie --> Reguła Amdahla p t t t t S się otrzymuje p t t t t T T S Niech p s p s p c p i c p 0 1 p a a S wtedy t t t a dalej i p s s ) (1 1

29 Przyspieszenie --> Reguła (zasada) Amdahla S S Ts a2 a3 ( a1 ) Td k p a1 - fraction of operations done with one processor a2 - fraction of operations done with average degree of parallelism k < p a3 - fraction of operations done with p degree of parallelism td - time required for data delay Ideal case a 1 1 a p S S a p 0 t d p 1 a 1 t t p s Powody nasycania charakterystyki S istnienie części sekwencyjnej pogorszenie czasu obliczeń do komunikacji narzut komunikacyjny niejednakowe obciążenie poszczególnych węzłów obliczeniowych Superliniowość wykorzystanie jedynie cache problemy dla najkrótszego czasu obliczeń specjalnie opracowane algorytmy - rzadkość 35

30 36 Dla problemu o skalowalnym rozmiarze k p k s k k p T T k S wtedy k f t problemu od czasu liniowa T k T Niech rozmiaru wzrost k n k p f T, 1 1 1,,...) (,, int,,...),, (

31 Część sekwencyjna f - serial fraction f f ts T 1 1 S 1 1 p 1 p czyli 1 S f 1 f p ; S f 0 p dla skalowal. f k 1 S k 1 1 p 1 p 37

32 Zestawienie miar dla typowych zastosowań Przeznaczenie sprzetu Miara Opis Serwer techniczny przeznaczony do intensywnych obliczen SPECint95 SPECfp95 SPECrate95 SPECint2000 SPECfp2000 LINPACK Zestawy testowe uzyteczne do porównywania sprzetu komputerowego przeznaczonego do przetwarzania staloprzecinkowego i intensywnych obliczen numerycznych w srodowisku o wielu uzytkownikach Serwer NFS SPECsfs97 Do badania wydajnosci uslug sieciowych wykonywanych na plikach Serwer Web Serwer baz danych dla aplikacji OLTP Serwer baz danych dla aplikacji wspomagania podejmowania decyzji System komputerowy wspomagajacy zarzadzanie SPECweb96 SPECweb99 SPECjvm98 TPC-C TPC-D TPC-H TPC-R SAP R/3 BaanIV Dostep do serwera WEB, uslugi internetowe i maszyna wirtualna Java Modeluje intensywne wprowadzanie polecen transakcji on-line z duzej grupy terminal, testowane jest dzialanie skladników systemu komputerowego Modeluja typowe aplikacje z zakresu wspomagania podejmowania decyzji, eksploracji oraz skladowania danych Sluza do badania osiagów systemów komputerowych przeznaczonych do wspomagania zarzadzania przedsiebiorstwem 38

33

34 Zasada działania komputera 40

35 Algorytm cyklu rozkazowego SEKWENCYJNOŚĆ -- JEDNOWĄTKOWOŚĆ x for y (i x i z 0; i y i n) z i ; Przebieg jednego cyklu rozkazowego można opisać za pomocą następującego algorytmu: 1. Zawartość miejsca pamięci wewnętrznej wskazywanego przez licznik rozkazów LR zostaje przesłana do układów sterujących procesora, 2. W układach sterujących następuje rozdzielenie otrzymanej informacji na dwa pola: pole operacji i pole argumentów. Pole operacji zawiera adres rozkazu, który należy wykonać. Pole argumentów zawiera adresy, pod którymi są przechowywane dane oraz adres przeznaczenia wyniku. 3. Na podstawie wyznaczonych adresów następuje przesłanie z pamięci wewnętrznej argumentów do odpowiednich rejestrów, a na podstawie adresu rozkazu arytmometr wykonuje odpowiednie działanie (operację arytmetyczną lub logiczną) na zawartościach rejestru. 4. Wynik przetwarzania (wynik wykonanej operacji) jest wysyłany do pamięci wewnętrznej pod adres przeznaczenia wyniku. 5. Następuje zmiana wartości licznika rozkazów LR tak, aby wskazywał on kolejny rozkaz dla procesora. 41

36 Something s Happening Here From K. Olukotun, L. Hammond, H. Sutter, and B. Smith In the old days it was: each year processors would become faster Today the cycle time is fixed or decreasing Things are still doubling every 18 months Moore s Law reinterpretated

37 Moore s Law Reinterpreted Number of cores per chip doubles every two year, while clock speed decreases (not increases). Need to deal with systems with millions of concurrent threads Future generation will have billions of threads! Need to be able to easily replace inter-chip parallelism with intro-chip parallelism 43

38 ? 44

39 45

40 46

41 SISD - sekwencyjne Architektura von Neumanna - zwana inaczej - sekwencyjną The Turing Machine Von Neumann Architecture (Report on the EDVAC 1945) Los Alamos; bomba wodorowa Układ we/wy Magistrala Sterowanie - Arch. Klasyczna - mainframes Arch. Magistralowa - wspołczesna Alan Turing Pamięć operacyjna L2 cache L1 cache Procesor Magistrala Obecny pogląd Schemat funcjonalny Central Processing Unit (CPU) linearly addressed address space (operational memory) control unit Sequence of instructions operates on sequence of data - sequential computers 47

42 Nomenklatura Technologia (typ) procesora - typ instrukcji i sposób realizacji CISC (Complex Instruction Set Computer) RISC (Reduced Instruction Set Computer) EPIC (Explicitely Parallel Instruction Computer) Architektura - wykorzystuje daną technologię POWER IA-64 PA-RISC Procesor - realizacja sprzętowa architektury POWER2 Itanium PA-8500 Technologia półprzewodnikowa ECL CMOS GaAs 51

43 Już nie istnieją... Alliant, American Supercomputer, Ametek, AMT, Astronautics, BBN Supercomputer, CDC, Chen Systems, CHOPP, Cogent, Compaq (now HP) Convex (now HP), Culler, Cray Computers, Cydrome, Digital (Compaq, now HP) Dennelcor, Elexsi, ETA, E & S Supercomputers, Flexible, Floating Point Systems, Gould/SEL, INMOS KSR, MasPar, Multiflow, Myrias, Ncube, Pixar, Prisma, SAXPY, SCS, Supertek (now Cray), Suprenum, Stardent (Ardent+Stellar), Supercomputer Systems Inc., Thinking Machines, Vitec, Vitesse, Wavetracer

44 Producenci i Procesory IBM SUN COMPAQ SGI HP Intel Power2 USPARCII Alpha21164 MIPS R10000 PA-8000 PentiumII Power PC USPARCIII Alpha21264 MIPS R12000 PA-8500 PentiumIII Power3 USPARCIV Alpha21364 MIPS R14000 PA-8600 PentiumIV RS64/III USPARCV PA-8700 Xeon Power4/5 Niagara Itanium2 PA-8800 EM64T Power6/7 Rock PA-8900 Itanium 2 AMD Opt. AMD Opt. Itanium 2 Core 2 Duo Itanium2 Core 2 Duo AMD Opt. Core 2 Duo Core 2 Duo Itanium AMD Opteron 53

45 IBM System p5 IBM POWER Architecture leads in TOP500 supercomputers Semiannual independent ranking of top 500 supercomputers in the world* Technology POWER3 POWER4 POWER4+ POWER5 PowerPC (970) Power PC 440 IBM POWER Total Pentium 4 Xeon Xeon EM64T Itanium 2 Intel Total HP (PA-RISC) Opteron Cray X1 NEC SPARC Alpha Hitachi SR8000 # of Processors I 16,768 8,608 21,866 22,208 14, , , ,908 58,204 45, ,176 14,784 68,789 3,034 6,072 6,112 15,160 1,320 Share 2.3% 1.2% 3.0% 3.0% 2.0% 33.3% 44.8% 25.3% 8.0% 6.2% 39.4% 2.0% 9.4% 0.4% 0.8% 0.8% 2.1% 0.2% Other Total 115, % Source: IBM Corporation IBM Systems Optional slide number: 10pt Arial Bold, white Title/subtitle/confidentiality line: 10pt Arial Regular, white Maximum length: 1 line Copyright: 10pt Arial Regular, white Information separated by vertical strokes, 54

46 55

47 CISC, RISC, Others 56

48 Technologia CISC Najwcześniej rozwinięta technologia CISC procesor o złożonej, obszernej, liście rozkazów różnej długości Znaczne różnice w długościach poszczególnych instrukcji, np. dla komputera VAX od 4 do kilkuset. MULT is what is known as a "complex instruction." It operates directly on the computer's memory banks and does not require the programmer to explicitly call any loading or storing functions. It closely resembles a command in a higher level language,e.g., if we let "a" represent the value of 2:3 and "b" represent the value of 5:2, then this command is identical to the C statement "a = a * b. One of the primary advantages of this system is that the compiler has to do very little work to translate a high-level language statement into assembly. Because the length of the code is relatively short, very little RAM is required to store instructions. The emphasis is put on building complex instructions The primary goal of CISC architecture is to complete a task in as few lines of assembly as possible. This is achieved by building processor hardware that is capable of understanding and executing a series of operations. For this particular task, a CISC processor would come prepared with a specific instruction (e.g. "MULT"). When executed, this instruction loads the two values into separate registers, multiplies the operands in the execution unit, and then stores the product in the appropriate register. Thus, the entire task of multiplying two numbers can be completed with one instruction: MULT 2:3, 5:2 directly into the hardware. 57

49 Technologia CISC cd. Komplikują analizę i optymalizację kodu i utrudniają uzyskanie równoległości na poziomie realizacji poszczególnych instrukcji trudne uzyskanie wysokiej wydajności Najczęściej technologia CISC realizowana była w formie procesorów wieloukładowych. Ten typ technologii procesorowej charakterystyczny jest dla wcześniejszych rozwiązań, np. Dla komputerów typu mainframe. Trudne zwiększenie częstotliwości pracy, gdyż realizacja wymaga dużej ilości materiału - konieczność odprowadzenia ciepła i podnosi koszty produkcji. Technologia CISC implementowana była w procesorach Intel Pentium oraz przez innych producentów x86 (np. AMD, Cyrix). Obecnie technologia CISC wyraźnie traci na znaczeniu. 58

50 Technologia RISC Reduced Instruction Set Computer Proste instrukcje realizowane w 1 cyklu Zamiast MULT LOAD A, 2:3 LOAD B, 5:2 PROD A, B STORE 2:3, A This may seem like a much less efficient way of completing the operation: Because there are more lines of code, more RAM is needed to store the assembly level instructions. The compiler must also perform more work to convert a high-level language statement into code of this form. RISC advantages: Because each instruction requires only one clock cycle to execute, the entire program will execute in approximately the same amount of time as the multi-cycle "MULT" command. These RISC "reduced instructions" require less transistors of hardware space than the complex instructions, leaving more room for general purpose registers. Because all of the instructions execute in a uniform amount of time (i.e. one clock), pipelining is possible. 59

51 Technologia RISC cd. Rozszerzenia architektury von Neumanna Potokowość (pipelining) Zwielokrotnione jednostki funcjonalne - superskalarność, np. 200MHz, 4- drożny --> 800 Mflop/s Procesory jednoukładowe Rozbudowane bufory i rejestry; optymalizacja kolejności wykonywania obliczeń (out-of-order) organizacja przetwarzania skalarnego organizacja przetwarzania potokowego (pipelining) Przepustowość magistrali pamięć/procesor Duża pamięć podręczna cache dla danych dla instrukcji L1 L2 Modyfikacja technologii półprzewodnikowej ścieżki miedziane 60

52 61

53 Rozwój procesorów RISC Performance out-of-order Superscalar RISC >2 instructions / cycle Next generation Even greater instructions/cycle VLIW, 1 billion transistors EPIC RISC <1 instruction / cycle.3 ins / cycle % increase per year from semiconductor technology Time Heurystyczna zasada Moore a: 2 x w 18 mies. 62

54 RISC: Pipelining in detail Przetwarzanie potokowe z i x i y i 63

55 Scheduling (a + b) Execution and Decode Logic Scheduling (a) Scheduling (b) Execution and Decode Logic RISC: Superskalarność Pipelined Scalar RISC Job broken into regular pieces Pipeline stages run in parallel Superscalar RISC Multiple parallel pipelines Hardware schedules instructions and evaluates potential conflicts every cycle 1 Stage 2 3 Stage Stage * * * Stage Stage

56 Wielowątkowość vs. wielordzeniowość

57 Superskalarność, wielowątkowość i wielordzeniowość Podsumowanie Poziomy równoległości w procesorze RISC Superscalarność Potokowość Wielowątkowość Wielordzeniowość 66

58 RISC vs. CISC comparison Separating the "LOAD" and "STORE" instructions actually reduces the amount of work that the computer must perform. After a CISC-style "MULT" command is executed, the processor automatically erases the registers. If one of the operands needs to be used for another computation, the processor must re-load the data from the memory bank into a register. In RISC, the operand will remain in the register until another value is loaded in its place - optimization. 67

59 The Design Complexities Performance perf f ipc perf processor performance f frequency ipc instructions per cycle Goal is High Performance and Low Power power C dynamic V 2 f V f power V 3 C dynamics is roughly a product of area and activity how many bits x how much do they toggle V voltage 68

60 RISC vs. CISC comparison cd. Performance time program time cycle cycles instruction instructions program CISC: RISC Minimize instructions / program at cost of cycles / instruction Reduce cycles / instruction at the cost of instructions / program 69

61 TOP500 Nov.2008 POLISH SITES Rank Site System Cores R max R peak 68 Gdansk University of Technology, CI Task Poland ACTION Cluster Xeon E5345 Infiniband ACTION Interdisciplinary Centre for Mathematical and Computational Modelling, University of Warsaw Poland Cyfronet Poland PCSS Poznan Poland Nasza Klasa Poland Communications Company (P1) Poland BladeCenter QS22 Cluster, PowerXCell 8i 4.0 Ghz, Infiniband IBM Cluster Platform 3000 BL2x220, L54xx 2.5 Ghz, Infiniband Hewlett-Packard Cluster Platform 3000 BL460c, Xeon 54xx 2.5 GHz, Infiniband Hewlett-Packard Cluster Platform 3000 BL460c/BL2x220, L54xx 2.5 Ghz, GigE Hewlett-Packard Cluster Platform 3000 BL460c, Xeon L54xx 2.5 GHz, GigEthernet Hewlett-Packard

62 Interesting Features ACK: J. Dongarra 72

63 75

64 76

65 77

66

67 Rozwój procesorów IBM Power 5/6 79

68 IBM Power4+ core 2 Power4 cores on Power4 processor 80

69 Power4/4+; PowerPC970 (incl. SIMD), replacement of G4/G4+ 81

70 IBM Power 5+ ( dual core ) 4 processors and 4 x L3 36 MB cache 82

71 Power 5+ core 83

72 Wykorzystanie PowerPC604e 604e L2 Memory Local PCI slots 604e L2 Ethernet PCI Bridge 604e L2 6XX bus (16B; 1:2) 16B; 1:2 Local I/O SCSI Mem Cntl 604e MX bus (8B) L2 Switch Adapter 1-4 way SMP 166 MHz ---> 225 MHz MB memory 16 B 1:2 6XX memory bus at 166 MHz Snoopy bus cache coherence Switch Adapter on MX bus Extra card cage for additional I/O (wide node form factor) 150x2 MB/s 84

73 IBM System p5 IBM POWER Architecture leads in TOP500 supercomputers Semiannual independent ranking of top 500 supercomputers in the world* Technology POWER3 POWER4 POWER4+ POWER5 PowerPC (970) Power PC 440 IBM POWER Total Pentium 4 Xeon Xeon EM64T Itanium 2 Intel Total HP (PA-RISC) Opteron Cray X1 NEC SPARC Alpha Hitachi SR8000 # of Processors I 16,768 8,608 21,866 22,208 14, , , ,908 58,204 45, ,176 14,784 68,789 3,034 6,072 6,112 15,160 1,320 Share 2.3% 1.2% 3.0% 3.0% 2.0% 33.3% 44.8% 25.3% 8.0% 6.2% 39.4% 2.0% 9.4% 0.4% 0.8% 0.8% 2.1% 0.2% Other Total 115, % Source: IBM Corporation IBM Systems Optional slide number: 10pt Arial Bold, white Title/subtitle/confidentiality line: 10pt Arial Regular, white Maximum length: 1 line Copyright: 10pt Arial Regular, white Information separated by vertical strokes, 85

74 IBM POWER Architecture From consumer electronics to supercomputers A common architecture... the most scalable technology Servers POWER2 POWER3 POWER4 POWER4+ POWER5 POWER5+ Clients Blades PowerPC 603e PowerPC 750 PowerPC 750CXe PowerPC 750GX PowerPC 970FX PowerPC 970MP Consumer Industrial PowerPC 401 PowerPC 405 PowerPC 440 Cell Source: 86

75 Enhanced POWER processor capabilities POWER5+ IBM PowerPC 970MP POWER5+ Enhancements Higher frequencies 37% reduction in size vs. POWER5 Reduction in power consumption Large page size support Memory controller improvements Quad-Core Module support Better performance IBM PowerPC 970MP High performance and advaced function - over 50 million transistors Single instruction multiple data (SIMD) units accelerate HPC workloads Low power consumption Combines silicon-on-insulator, strained silicon, and copper wiring technologies 87

76 BlueGene/L PowerPC MHz 4-drożny Rpeak=2.8GFlop/s (core) BlueGene PowerPC440/450 BlueGene/L PowerPC MHz 4-drożny Rpeak=3.4GFlop/s (core) IBM Blue Gene Kamil Iskra Cracow Grid Seminar 4 88

77 IBM System p core 16-core p5-575 [8-core] 2.2 GHz 66.4 GFLOPS/node LINPACK HPC GB/sec STREAM Traid (Tuned) p5-575 [16-core] 1.9 GHz GFLOPS/node LINPACK HPC 86.3 GB/sec STREAM Triad (Tuned) Sources: submitted February 14, submitted February 14,2006 1: Node hardware only, 1GB memory 2: Node hardware only, 16GB memory 89

78 p5-575 Peak Bandwidths per 1.5 GHz 2-way Chip For each dual-core chip 30.4GB/sec (x 8 chips = GB/sec per node Dedicated L2 36MBL3 4 SMIs 8 DDR1 DIMMs Distributed Switch Mem Ctrl I/O Hub 12.4 GB/sec (x 8 chips = ~ 100 GB/sec per node) Optional I/O drawer 90

79 91

80 Power7 Power7 (2010, 45nm) 8 rdzeni Dwuprocesorowe moduły 16 rdzeni 1 rdzeń: 32 Gflops (4 GHz, 4 wątki) (32= 4 x 4 x 2 (FMA)) Wydajność procesora: 256 Gflops (2 x więcej niż Power6/5GHz dwurdzeniowy) National Center for Supercomputing Applications (NCSA) University of Illinois "Blue Waters 2011 rok, wydajność >10 Pflops, procesorów Power7 620 TB RAM 26 PB storage EB archiwizacji 92

81 Cell Broadband Engine Design Goals Cell is an accelerator extension to Power Built on a Power ecosystem Used best know system practices for processor design Sets a new performance standard Exploits parallelism while achieving high frequency Supercomputer attributes with extreme floating point capabilities Sustains high memory bandwidth with smart DMA controllers Designed for natural human interaction Photo-realistic effects Predictable real-time response Virtualized resources for concurrent activities Designed for flexibility Wide variety of application domains Highly abstracted to highly exploitable programming models Reconfigurable I/O interfaces Virtual trusted computing environment for security Cell 93

82 Cell Synergy Cell is not a collection of different processors, but a synergistic whole Operation paradigms, data formats and semantics consistent Share address translation and memory protection model PPE for operating systems and program control SPE optimized for efficient data processing SPEs share Cell system functions provided by Power Architecture MFC implements interface to memory Copy in/copy out to local storage PowerPC provides system functions Virtualization Address translation and protection External exception handling EIB integrates system as data transport hub 94

83 Cell Hardware Components 95

84 96

85 97

86 Key Architectural Reasons Parallel processing inside chip Fully parallelized and concurrent operations Functional offloading High frequency design High bandwidth for memory and IO accesses Fine tuning for data transfer Why Cell processor is so fast? PU Data Staging via L2 SPU Data Staging PU PU Memory Memory L2 L2 SPU SPU SPU SPU SPU SPU SPU SPU SPU SPU SPU SPU SPU SPU SPU SPU L2-4 outstanding loads + 2 prefetch SPU - 16 outstanding loads per SPU 98

87 99

88 Source: Cell Broadband Engine Architecture and its first implementation A performance view, 100

89 The First Generation Cell Blade 1GB XDR Memory Cell Processors IO Controllers IBM Blade Center interface 101

90 Cell Blade Overview Blade Two Cell BE Processors 1GB XDRAM BladeCenter Interface ( Based on IBM JS20) Blade Chassis Standard IBM BladeCenter form factor with: 7 Blades (for 2 slots each) with full performance 2 switches (1Gb Ethernet) with 4 external ports each Updated Management Module Firmware. External Infiniband Switches with optional FC ports. XDRAM Blade Cell Processor XDRAM Cell Processor Chassis South Bridge South Bridge Typical Configuration (available today from E&TS) eserver 25U Rack 7U Chassis with Cell BE Blades, OpenPower 710 Nortel GbE switch GCC C/C++ (Barcelona) or XLC Compiler for Cell (alphaworks) SDK Kit on GbE IB 4X IB 4X BladeCenter Network Interface GbE 102

91 MFC N N MFC AUC AUC Local Store N SPU Local Store N SPU Supercomputer-on-a-Chip Power Processor Element (PPE): General Purpose, 64-bit RISC Processor (PowerPC 2.02) 2-Way Hardware Multithreaded L1 : 32KB I ; 32KB D L2 : 512KB Coherent load/store VMX 3.2 GHz 20 GB/sec Coherent Interconnect Local Store SPU Local Store SPU MFC MFC AUC AUC N N Element Interconnect Bus N SPU N MFC NCU Power Core (PPE) AUC Local Store L2 Cache 25.6 GB/sec Memory Inteface N SPU MFC N AUC Local Store MFC MFC AUC AUC Local Store N SPU Local Store N SPU Cell Processor Synergistic Processor Elements (SPE): 8 per chip 128-bit wide SIMD Units Integer and Floating Point capable 256KB Local Store Up to 25.6 GF/s per SPE GF/s total * * At clock speed of 3.2GHz Internal Interconnect: Coherent ring structure 300+ GB/s total internal interconnect bandwidth DMA control to/from SPEs supports >100 outstanding memory requests 5 GB/sec I/O Bus External Interconnects: 25.6 GB/sec BW memory interface 2 Configurable I/O Interfaces Coherent interface (SMP) Normal I/O interface (I/O & Graphics) Total BW configurable between interfaces Up to 35 GB/s out Up to 25 GB/s in Memory Management & Mapping SPE Local Store aliased into PPE system memory MFC/MMU controls SPE DMA accesses Compatible with PowerPC Virtual Memory architecture S/W controllable from PPE MMIO Hardware or Software TLB management SPE DMA access protected by MFC/MMU 103

92 Power Processor Element PPE handles operating system and control tasks 64-bit Power Architecture TM with VMX In-order, 2-way hardware simultaneous multi-threading (SMT) Coherent Load/Store with 32KB I & D L1 and 512KB L2 104

93 Synergistic Processor Element SPE provides computational performance Dual issue, up to 16-way 128-bit SIMD Dedicated resources: bit RF, 256KB Local Store Each can be dynamically configured to protect resources Dedicated DMA engine: Up to 16 outstanding requests 105

94 Element Interconnect Bus EIB data ring for internal communication Four 16 byte data rings, supporting multiple transfers 96B/cycle peak bandwidth Over 100 outstanding requests 106

95 Internal Bandwidth Capability Each EIB Bus data port supports 25.6GBytes/sec* in each direction The EIB Command Bus streams commands fast enough to support GB/sec for coherent commands, and GB/sec for noncoherent commands. The EIB data rings can sustain 204.8GB/sec for certain workloads, with transient rates as high as 307.2GB/sec between bus units Despite all that available bandwidth * The above numbers assume a 3.2GHz core frequency internal bandwidth scales with core frequency 107

96 Summary 2 Double Precision Improved -- PowerXCell 8i Processor DP 108

97 109

98 Building Blocks ACK: Grice 110

99 ACK: Grice 111

100 Rozwój procesorów HP Intel/HP IA64 More than 2 times PA8000 performance 0.25 um technology Higher clock speed Significant system-level performance increases Higher clock speed Improved memory access NS NS1 NS2 PCX PCX-S PA '87 '88 '89 '90 '91 '92 '93 '94 PA-7200 PA-7150 PA-8000 '94 ' PA-8500 PA-8200 Merced Industryleading Optimizing Compiliers 113

101 PA-RISC & IPF Microprocessor Roadmap Montecito dual-core Madison Performance Deerfield Price / Perf PA GHz McKinley PA MHz Itanium Merced PA MHz PA MHz PA MHz PA MHz PA MHz Future hp confidential 114

102 Runway bus Przykład PA RISC Inst. Cache Instruction Fetch Unit Dual 64-bit Integer ALUs 4 Instruction Issue/cycle Sort System Bus Interface Dual Shift/ Merge Units ALU Buffer 28 entries Memory Buffer 28 entries Dual Load/Store Address Adders Address Reorder Buffer 28 entries Data Cache Ten Functional Units Dual FP Multiply/ Accumulate Units Dual FP Divide/ SQRT Units Retire Large Reorder Buffer Rename Registers Rename Registers Architected Registers out-of-order PA8200/PA8500/PA

103 HP PA8800 core 116

104 HP PA8800 chip ( dual core ) 117

105 SGI MIPS R16000 ( production is stopped ) 118

106 Alpha EV7 119

107 SUN UltraSPARC IV core and SPARC IV processor 120

108 SPARC64 (Fujitsu) 4-way 121

109 Wirtualizacja systemów Hard PartitionsVirtual MachinesOS VirtualizationResource Mgmt. App Serve r Databas e Identit y Serve r File Serve r Web Serve r Mail Serve r Calenda Databas r e Server Web Serve r SunR ay Server Databas e App Serve r App OS Server Trend to flexibility Multiple OSes Single OS Trend to isolation Dynamic System Domains Logical Domains xvm Server (Xen) VMware Microsoft Virtual Server Solaris Containers (Zones + SRM) Solaris Trusted Extensions Solaris Containers for Linux Applications Solaris Resource Manager (SRM)

110 Sun Ultra SPARC T1 -- Niagara One floating point unit (FPU) for all cores the UltraSparc T1 processor is suited for programs with few or none floating point operations, like web servers or databases. Nevertheless the UltraSparc T1 is binary compatible to an UltraSparc IV CPU. 123

111 SPARC SPARC = Scalable Processor Architecture ISA - Instruction Set Architecture RISC, 32-bit (V8), 64-bit (V9) Stworzona przez Sun w 1986 Wyprodukowano miliony CPU Najnowszy model - UltraSPARC T1/T2 z technologią CoolThreads TM Ponad 1000x wzrost wydajności przez ostatnie 20 lat Więcej -

112 Processor Architecture Adress space Cores Pipelines Clock speed L1 Cache (per Core): L2 Cache Memory Controler JBUS Interface Technology Ultra SPARC T1 SPARC V9 48-bit virtual, 40-bit physically (up to) 8 cores running 4 threads each, 1 FPU 8 integer units with 6 stages, 4 threads running on a single core share one pipeline 1.0 GHz (or 1.2 GHz ) 16 KByte instruction cache, 8 KB data cache (4-way set-associative) 3 MByte on chip 12-way associative, 4 banks four 144-bit DDR2-533 SDRAM interfaces 4 DIMMS per Controller - 16 DIMMS total Optional: 2-Channel operation mode 3.1 GByte/sec bandwidth (peak) 128 bit address/data bus MHz CMOS, 90nm, 9-Layer Cu Metal, Power Consumption 72 Watt 125

113 Single Threading Up to 85% Cycles Waiting for Memory Single Threaded Performance Chip MultiThreading (CMT) Single Threaded UltraSPARC T1 Processor Performance Utilization: Up to 85% Thread Typical Processor Utilization:15 25% Thread 4 Thread 3 C M C M C M C M C M C M C M C M C M Thread 2 C M Thread C1 M C M C M C M C M Memory Latency Compute Time Memory Latency Compute Time

114 Extreme Multi-Threading Multiple Core executing Multiple Threads Delivering Massive Throughput Core-1 Core-2 Core-3 Core-4 Core-5 Core-6 Core-7 Core-8 Thread 4 Thread 3 Thread 2 Thread 1 Thread 4 Thread 3 Thread 2 Thread 1 Thread 4 Thread 3 Thread 2 Thread 1 Thread 4 Thread 3 Thread 2 Thread 1 Thread 4 Thread 3 Thread 2 Thread 1 Thread 4 Thread 3 Thread 2 Thread 1 Thread 4 Thread 3 Thread 2 Thread 1 Thread 4 Thread 3 Thread 2 Thread 1 Time Memory Latency Compute

115

116 UltraSPARC T2 (Niagara 2)

117 UltraSPARC T2: TrueSystem On a Chip FB DIMM FB DIMM FB DIMM FB DIMM FB DIMM FB DIMM FB DIMM FB DIMM MCU MCU MCU MCU L2$ L2$ L2$ L2$ L2$ L2$ L2$ L2$ Full Cross Bar C0 C1 C2 C3 C4 C5 C6 C7 FPU FPU FPU FPU FPU FPU FPU FPU MAU MAU MAU MAU MAU MAU MAU MAU NIU (E-net+) DMA Sub-System Sys I/F Buffer Switch Core PCI- E Power ~95W 2x 10GE Ethernet <1.5W/thread 4GBytes/s bi-directional Up to 8 or 1.4GHz Up to 64 threads per CPU Up to 16 FB-DIMMs, 4 memory controllers > Up to 64GB memory (4GB DIMMs) > 2.5x memory BW of UltraSPARC T1 8 x fully pipelined Floating Point units / core, 1 per core Dual 10Gbit Ethernet and PCI-E integrated onto chip 4MB L2 (8 banks) 16 way associative Enhanced MAU/Security co-processor per core > DES, 3DES, AES, RC4, SHA1, SHA256, MD5, RSA to 2048 key, ECC,CRC32 Advanced Power saving features 65nm process technology

118 UltraSPARC T2: Server on a Chip 8 SPARC V GHz > 8 threads per core / 2 execution pipelines per core > 4 MB, 16-way, 8-bank L2$ 42 GB/s read, 21 GB/s write Dual-channel Dual-channel Dual-channel Dual-channel FB-DIMM FB-DIMM FB-DIMM FB-DIMM 2 8 DIMMs 4 FB-DIMM DRAM controllers 2.5 GHz x 8 PCI-Express interface 2 x 10 Gb on-chip Ethernet 10 x Crypto ciphers FPU on each core Technology: TI 65nm Die size: 342mm 2 New In respect to T1 Memory controller L2$ L2$ L2$ Bank Bank Bank 16 KB I$ 16 KB I$ 8 KB D$ 8 KB D$ FPU FPU SPU SPU C1 C2 Memory controller L2$ L2$ L2$ Bank Bank Bank L2$ Bank Crossbar 16 KB I$ 16 KB I$ 8 KB D$ 8 KB D$ Memory controller L2$ L2$ Bank Bank 16 KB I$ 16 KB I$ 8 KB D$ 8 KB D$ FPU FPU FPU FPU SPU SPU SPU SPU C3 C4 C5 C6 Memory controller L2$ L2$ L2$ Bank Bank Bank 16 KB I$ 16 KB I$ 8 KB D$ 8 KB D$ FPU FPU SPU SPU C7 C8 x10 write x14 read 4 MB L2$ Power: < 95 W (nominal) DES, 3DES, AES, RC4, SHA1, SHA256, MD5, RSA to 2048 key, ECC,CRC32 NIU Sys I/F buffer switch core 10 Gb Ethernet SSI, JTAG 2.5 GHz Debug port PCIe 2 GB/s each direction

Cezary Bolek Katedra Informatyki. Prawo Moore a

Cezary Bolek Katedra Informatyki. Prawo Moore a Wstęp do Informatyki Wydajność systemów komputerowych Cezary Bolek Katedra Informatyki Prawo Moore a Gordon E. Moore, 1965. "Cramming more components onto integrated circuits," Electronics, v.38, no 8

Bardziej szczegółowo

Prawo Moore a 4/10/2013. Wstęp do Informatyki

Prawo Moore a 4/10/2013. Wstęp do Informatyki Prawo Moore a Wstęp do Informatyki Gordon E. Moore, 1965. "Cramming more components onto integrated circuits," Electronics, v.38, no 8 (19 April), Wydajność systemów komputerowych Cezary Bolek Katedra

Bardziej szczegółowo

Technologia Informacyjna Wykład II Jak wygląda komputer?

Technologia Informacyjna Wykład II Jak wygląda komputer? Technologia Informacyjna Wykład II Jak wygląda komputer? A. Matuszak 18 października 2010 A. Matuszak Technologia Informacyjna Wykład II Jak wygląda komputer? A. Matuszak (2) Technologia Informacyjna Wykład

Bardziej szczegółowo

Oprogramowanie na miarę z13

Oprogramowanie na miarę z13 Oprogramowanie na miarę z13 Sebastian Milej, Zespół Oprogramowania Mainframe 11 lutego 2015 IBM z Systems to rozwiązanie kompletne Analytics Clo ud Securit y Mobile Socia l Technologia półprzewodników

Bardziej szczegółowo

Architektura von Neumanna. Jak zbudowany jest współczesny komputer? Schemat architektury typowego PC-ta. Architektura PC wersja techniczna

Architektura von Neumanna. Jak zbudowany jest współczesny komputer? Schemat architektury typowego PC-ta. Architektura PC wersja techniczna Architektura von Neumanna CPU pamięć wejście wyjście Jak zbudowany jest współczesny komputer? magistrala systemowa CPU jednostka centralna (procesor) pamięć obszar przechowywania programu i danych wejście

Bardziej szczegółowo

Architektury komputerów Architektury i wydajność. Tomasz Dziubich

Architektury komputerów Architektury i wydajność. Tomasz Dziubich Architektury komputerów Architektury i wydajność Tomasz Dziubich Przetwarzanie potokowe Przetwarzanie sekwencyjne Przetwarzanie potokowe Architektura superpotokowa W przetwarzaniu potokowym podczas niektórych

Bardziej szczegółowo

Konsolidacja wysokowydajnych systemów IT. Macierze IBM DS8870 Serwery IBM Power Przykładowe wdrożenia

Konsolidacja wysokowydajnych systemów IT. Macierze IBM DS8870 Serwery IBM Power Przykładowe wdrożenia Konsolidacja wysokowydajnych systemów IT Macierze IBM DS8870 Serwery IBM Power Przykładowe wdrożenia Mirosław Pura Sławomir Rysak Senior IT Specialist Client Technical Architect Agenda Współczesne wyzwania:

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Zarządzanie sieciami telekomunikacyjnymi

Zarządzanie sieciami telekomunikacyjnymi SNMP Protocol The Simple Network Management Protocol (SNMP) is an application layer protocol that facilitates the exchange of management information between network devices. It is part of the Transmission

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Witold Komorowski: RISC. Witold Komorowski, dr inż.

Witold Komorowski: RISC. Witold Komorowski, dr inż. Witold Komorowski, dr inż. Koncepcja RISC i przetwarzanie potokowe RISC koncepcja architektury i organizacji komputera Aspekty opisu komputera Architektura Jak się zachowuje? Organizacja Jak działa? Realizacja

Bardziej szczegółowo

IBM PureSystems Czy to naprawdę przełom w branży IT?

IBM PureSystems Czy to naprawdę przełom w branży IT? IBM PureSystems Czy to naprawdę przełom w branży IT? Krzysztof Rozanka Pure Systems, Poland & Baltics k.rozanka@pl.ibm.com kom. 693 93 51 42 IBM Polska 2 3 Zintegrowane systemy eksperckie 4 Infrastructure

Bardziej szczegółowo

Datacenter - Przykład projektu dla pewnego klienta.

Datacenter - Przykład projektu dla pewnego klienta. Datacenter - Przykład projektu dla pewnego klienta. Wstęp! Technologie oraz infrastruktury wykorzystywane przez Capgemini. Projekt dla pewnego francuskiego klienta założenia Requests Capgemini datacenters

Bardziej szczegółowo

Procesory. Schemat budowy procesora

Procesory. Schemat budowy procesora Procesory Procesor jednostka centralna (CPU Central Processing Unit) to sekwencyjne urządzenie cyfrowe którego zadaniem jest wykonywanie rozkazów i sterowanie pracą wszystkich pozostałych bloków systemu

Bardziej szczegółowo

Jacek Kitowski Katedra Informatyki AGH Grupa Systemów Komputerowych (CSG) D17, pok.3.32 email: kito@agh.edu.pl http://www.icsr.agh.edu.

Jacek Kitowski Katedra Informatyki AGH Grupa Systemów Komputerowych (CSG) D17, pok.3.32 email: kito@agh.edu.pl http://www.icsr.agh.edu. Jacek Kitowski Katedra Informatyki AGH Grupa Systemów Komputerowych (CSG) D17, pok.3.32 email: kito@agh.edu.pl http://www.icsr.agh.edu.pl Katedra Informatyki AGH Plan wykładu Wprowadzenie do problematyki

Bardziej szczegółowo

Usługi IBM czyli nie taki diabeł straszny

Usługi IBM czyli nie taki diabeł straszny Usługi IBM czyli nie taki diabeł straszny Michał Wawrzyński 693 93 5338 michal.wawrzynski@pl.ibm.com Usługi IBM dla Partnerów Handlowych Maintenance & Technical Support Asset-based Services Labor-based

Bardziej szczegółowo

Wprowadzenie. Klastry komputerowe. Superkomputery. informatyka +

Wprowadzenie. Klastry komputerowe. Superkomputery. informatyka + Wprowadzenie Klastry komputerowe Superkomputery Wprowadzenie Klastry komputerowe Superkomputery Wprowadzenie Filozofia przetwarzania równoległego polega na podziale programu na fragmenty, z których każdy

Bardziej szczegółowo

Chmura prywatna od podstaw Nowoczesny storage w rozwiązaniach chmury prywatnej z NetApp

Chmura prywatna od podstaw Nowoczesny storage w rozwiązaniach chmury prywatnej z NetApp Chmura prywatna od podstaw Nowoczesny storage w rozwiązaniach chmury prywatnej z NetApp Piotr Potocki, Inżynier Systemowy APN Promise S.A. NetApp & Microsoft Private Cloud Wirtualizacja Deduplikacja Konfiguracja

Bardziej szczegółowo

Proces certyfikowania aplikacji na platformie PureSystems. Rafał Klimczak Lab Services Consultant

Proces certyfikowania aplikacji na platformie PureSystems. Rafał Klimczak Lab Services Consultant Proces certyfikowania aplikacji na platformie PureSystems Rafał Klimczak Lab Services Consultant Produkty Pure Systems w IBM Rodziny produktów IBM: System z Freedom through design Eksperckie systemy zintegrowane:

Bardziej szczegółowo

SPECYFIKACJA SPRZĘTU CISCO I SUN JAKI MA ZOSTAĆ OBJĘTY SERWISEM Z PRZYPORZĄDKOWANIEM TYPU SERWISU

SPECYFIKACJA SPRZĘTU CISCO I SUN JAKI MA ZOSTAĆ OBJĘTY SERWISEM Z PRZYPORZĄDKOWANIEM TYPU SERWISU SPECYFIKACJA SPRZĘTU CISCO I SUN JAKI MA ZOSTAĆ OBJĘTY SERWISEM Z PRZYPORZĄDKOWANIEM TYPU SERWISU ZAŁĄCZNIK NR 2 do SIWZ Lp. Poz. Produkt Opis Oprogramowanie S/N Lokalizacja Ilość -SERWIS-A -SERWIS-B UWAGI!

Bardziej szczegółowo

Home Software Hardware Benchmarks Services Store Support Forums About Us

Home Software Hardware Benchmarks Services Store Support Forums About Us Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» CPU List CPU Benchmarks Video Card Benchmarks Hard Drive Benchmarks RAM PC Systems Android

Bardziej szczegółowo

Obliczenia Wysokiej Wydajności

Obliczenia Wysokiej Wydajności Obliczenia wysokiej wydajności 1 Wydajność obliczeń Wydajność jest (obok poprawności, niezawodności, bezpieczeństwa, ergonomiczności i łatwości stosowania i pielęgnacji) jedną z najważniejszych charakterystyk

Bardziej szczegółowo

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż.

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż. ARCHITETURA SYSTEMÓW OMPUTEROWYCH współczesne architektury c Dr inż. Ignacy Pardyka UNIWERSYTET JANA OCHANOWSIEGO w ielcach 1 Rok akad. 2014/2015 1 lasyczne procesory sekwencyjne i potokowe 1 Instytut

Bardziej szczegółowo

Exalogic platforma do aplikacji Oracle i Middleware. Jakub Połeć Business Development Manager CE

Exalogic platforma do aplikacji Oracle i Middleware. Jakub Połeć Business Development Manager CE Exalogic platforma do aplikacji Oracle i Middleware Jakub Połeć Business Development Manager CE 2011 Oracle Corporation The following is intended to outline our general product direction. It is intended

Bardziej szczegółowo

Implementacje nowych technologii serwerowych

Implementacje nowych technologii serwerowych Implementacje nowych technologii serwerowych Technologie serwerowe - nowości Nowe generacje procesorów, proces technologiczny Serwery w nowych formach: 2U TwinPro2, 2U Twin, FatTwin, MicroCloud Rozwiązania

Bardziej szczegółowo

Serwery IBM System x i DS3000 jako rozwiązania uzupełniające się

Serwery IBM System x i DS3000 jako rozwiązania uzupełniające się IBM Systems & Technology Group Serwery IBM System x i DS3000 jako rozwiązania uzupełniające się Jacek Goździk Storage Channel Development Specialist OUT WITH COMPLEXITY. OUT WITH INEFFICIENCY. OUT WITH

Bardziej szczegółowo

Wirtualizacja. Piotr Sikora Tomasz Ziółkowski

Wirtualizacja. Piotr Sikora Tomasz Ziółkowski Wirtualizacja Wirtualizacja Piotr Sikora Tomasz Ziółkowski 1 Plan wykładu Pojęcie wirtualizacji Historia zagadnienia Kryterium realizowalności VM Dlaczego stosować wirtualizację? Rodzaje wirtualizacji

Bardziej szczegółowo

Home Software Hardware Benchmarks Services Store Support Forums About Us

Home Software Hardware Benchmarks Services Store Support Forums About Us Pass - CPU Benchmarks - List of Benchmarked CPUs Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» CPU List CPU Benchmarks Video Card Benchmarks

Bardziej szczegółowo

Szczypta historii. 2010 Inteligentne rozmieszczanie. Pierwszy magnetyczny dysk twardy. Macierz RAID. Wirtualizacja. danych

Szczypta historii. 2010 Inteligentne rozmieszczanie. Pierwszy magnetyczny dysk twardy. Macierz RAID. Wirtualizacja. danych Szczypta historii 1956 Pierwszy magnetyczny dysk twardy IBM 305 RAMAC (Random Access Method of Accounting and Control). 50 dysków o średnicy ok. 60 cm - 5 MB. 1993 Macierz RAID Grupa dysków jest widziana

Bardziej szczegółowo

Komp m u p t u ery w bu b d u o d wane Cezary Ziółkowski

Komp m u p t u ery w bu b d u o d wane Cezary Ziółkowski Komputery wbudowane Cezary Ziółkowski Agenda Komputery wbudwane MOXA Platforma RCore oraz oprogramowanie Moxa Device Manager Podsumowanie Komputery wbudowane MOXA Komputery wbudowane MOXA Seria DA-660

Bardziej szczegółowo

Home Software Hardware Benchmarks Services Store Support Forums About Us

Home Software Hardware Benchmarks Services Store Support Forums About Us 1 z 8 2013-03-08 11:49 Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» Intel Core i5-2310 @ 2.90GHz CPU Benchmarks Video Card Benchmarks

Bardziej szczegółowo

Mission Critical Compute

Mission Critical Compute Mission Critical Compute czyli rewolucja trwa. Damian Janiszewski, Piotr Zacharek/ 14 kwietnia, 2015 Pociągi Monster Trains 5.5 km długości (średnia 2 km) 9 lokomotyw DPU (General Electric Evolution AC,

Bardziej szczegółowo

PassMark - CPU Benchmarks - List of Benchmarked CPUs

PassMark - CPU Benchmarks - List of Benchmarked CPUs Pass - CPU Benchmarks - List of Benchmarked CPUs Strona 1 z 32 Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» CPU List CPU Benchmarks

Bardziej szczegółowo

Jak wiedzieć więcej i szybciej - Analizy in-memory

Jak wiedzieć więcej i szybciej - Analizy in-memory Jak wiedzieć więcej i szybciej - Analizy in-memory Michał Grochowski Senior Consultant BI/DWH 1 Copyright 2012, Oracle and/or its affiliates. All rights reserved. 2 Copyright 2012, Oracle and/or its affiliates.

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

Architektury Komputerów. Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl

Architektury Komputerów. Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl Architektury Komputerów Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl Urządzenia przetwarzające zwane komputerami - kiedyś EDSAC, University of Cambridge, UK, 1949 i

Bardziej szczegółowo

Chmura zrzeszenia BPS jako centrum świadczenia usług biznesowych. Artur Powałka Microsoft Services

Chmura zrzeszenia BPS jako centrum świadczenia usług biznesowych. Artur Powałka Microsoft Services Chmura zrzeszenia BPS jako centrum świadczenia usług biznesowych. Artur Powałka Services Tradycyjne podejście do wirtualizacji Business system administrators request infrastructure through email or an

Bardziej szczegółowo

Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP

Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP Wykład przetwarzanie równoległe cz.3 NUMA versus SMP systemy wieloprocesorowe NUMA- każdy procesor jest bliżej

Bardziej szczegółowo

Bezpieczna infrastruktura IT może być wirtualna

Bezpieczna infrastruktura IT może być wirtualna Bezpieczna infrastruktura IT może być wirtualna Sun Blade Modular System + VMware Michał Małka Field Application Engineer DNS Polska Sp. z o.o. Źródła przestojów 2 Źródła przestojów 3 Źródła przestojów

Bardziej szczegółowo

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność obliczeń a architektura procesorów Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność komputerów Modele wydajności-> szacowanie czasu wykonania zadania Wydajność szybkość realizacji wyznaczonych

Bardziej szczegółowo

Komputer PC Lenovo M57e - Cena netto 2 310,00 zł 1USD = 3,90 zł Kod produktu

Komputer PC Lenovo M57e - Cena netto 2 310,00 zł 1USD = 3,90 zł Kod produktu Komputer PC M57e - Cena netto 2 310,00 zł 1USD = 3,90 zł Nazwa produktu Producent Klasa produktu Typ obudowy komputera Typ zainstalowanego procesora Częstotliwość procesora Częstotliwość szyny FSB Pojemność

Bardziej szczegółowo

Metodyki projektowania i modelowania systemów Cyganek & Kasperek & Rajda 2013 Katedra Elektroniki AGH

Metodyki projektowania i modelowania systemów Cyganek & Kasperek & Rajda 2013 Katedra Elektroniki AGH Kierunek Elektronika i Telekomunikacja, Studia II stopnia Specjalność: Systemy wbudowane Metodyki projektowania i modelowania systemów Cyganek & Kasperek & Rajda 2013 Katedra Elektroniki AGH Zagadnienia

Bardziej szczegółowo

Bibliografia: pl.wikipedia.org www.intel.com. Historia i rodzaje procesorów w firmy Intel

Bibliografia: pl.wikipedia.org www.intel.com. Historia i rodzaje procesorów w firmy Intel Bibliografia: pl.wikipedia.org www.intel.com Historia i rodzaje procesorów w firmy Intel Specyfikacja Lista mikroprocesorów produkowanych przez firmę Intel 4-bitowe 4004 4040 8-bitowe x86 IA-64 8008 8080

Bardziej szczegółowo

Moxa Solution Day 2010. Cezary Ziółkowski 08.06.2010

Moxa Solution Day 2010. Cezary Ziółkowski 08.06.2010 Moxa Solution Day 2010 Komputery wbudowane Cezary Ziółkowski 08.06.2010 Agenda Komputery wbudwane MOXA Platforma RCore oraz oprogramowanie Moxa Device Manager Podsumowanie Komputery wbudowane MOXA Komputery

Bardziej szczegółowo

Aktualizacja Oprogramowania Firmowego (Fleszowanie) Microprocessor Firmware Upgrade (Firmware downloading)

Aktualizacja Oprogramowania Firmowego (Fleszowanie) Microprocessor Firmware Upgrade (Firmware downloading) Aktualizacja Oprogramowania Firmowego (Fleszowanie) Microprocessor Firmware Upgrade (Firmware downloading) ROGER sp.j. Gościszewo 59 82-416 Gościszewo Poland tel. 055 2720132 fax 055 2720133 www.roger.pl

Bardziej szczegółowo

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ Jednostka centralna dr hab. inż. Krzysztof Patan, prof. PWSZ Instytut Politechniczny Państwowa Wyższa Szkoła Zawodowa w Głogowie k.patan@issi.uz.zgora.pl Architektura i organizacja komputerów Architektura

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń

Bardziej szczegółowo

Analiza porównawcza wybranych własności systemów zarządzania bazami danych

Analiza porównawcza wybranych własności systemów zarządzania bazami danych Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Analiza porównawcza wybranych własności systemów zarządzania bazami danych Mirosław Lach Promotor: Prof. dr hab. inŝ. Antoni Ligęza Kraków

Bardziej szczegółowo

Jarosław Stępień Principal Sales Consultant

<Insert Picture Here> Jarosław Stępień Principal Sales Consultant Współdzielenie usług pomiędzy jednostkami w administracji publicznej Jarosław Stępień Principal Sales Consultant Oracle PLATFORMA EXA* CLOUD Klasy chmur: IaaS, PaaS, SaaS Software

Bardziej szczegółowo

dr inż. Jarosław Forenc

dr inż. Jarosław Forenc Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2010/2011 Wykład nr 7 (13.05.2011) Rok akademicki 2010/2011, Wykład

Bardziej szczegółowo

Zaprojektuj optymalne środowisko serwerowe z najnowszymi maszynami IBM

Zaprojektuj optymalne środowisko serwerowe z najnowszymi maszynami IBM Michał Stryga 31/03/2010 Zaprojektuj optymalne środowisko serwerowe z najnowszymi maszynami IBM Smarter systems for a Smarter Planet. Trendy w projektowaniu infrastruktury serwerowej Cloud Computing +

Bardziej szczegółowo

Nowoczesne bazy danych, czyli przetwarzanie in-memory

Nowoczesne bazy danych, czyli przetwarzanie in-memory Nowoczesne bazy danych, czyli przetwarzanie in-memory 1. Dlaczego przetwarzanie w pamięci? 2. Komercyjne bazy danych in-memory 3. Zwykła baza danych, a baza w pamięci różnice 4. Wymiarowanie sprzętu 5.

Bardziej szczegółowo

Budowa komputera: dr inż. Jarosław Forenc. Zestaw komputerowy Jednostka centralna. płyta główna (przykłady, standardy)

Budowa komputera: dr inż. Jarosław Forenc. Zestaw komputerowy Jednostka centralna. płyta główna (przykłady, standardy) Rok akademicki 2010/2011, Wykład nr 7 2/56 Plan wykładu nr 7 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2010/2011

Bardziej szczegółowo

ISBN 83-909958-3-2. Copyright by Jacek Kitowski Email: kito@uci.agh.edu.pl Kraków 2000

ISBN 83-909958-3-2. Copyright by Jacek Kitowski Email: kito@uci.agh.edu.pl Kraków 2000 Recenzenci: Dr hab. inż. Adam Mrozek], Prof. nadz. Politechniki Śląskiej Prof. dr hab. inż. Jacek Mościński, Katedra Informatyki AGH Projekt okładki: Elżbieta Alda Książka jest przeznaczona dla zainteresowanych

Bardziej szczegółowo

Debugger/programator z interfejsem JTAG oraz SWD dla mikrokontrolerów ARM zgodny z KEIL ULINK 2. Gotronik

Debugger/programator z interfejsem JTAG oraz SWD dla mikrokontrolerów ARM zgodny z KEIL ULINK 2. Gotronik Informacje o produkcie Utworzono 28-06-2016 Debugger/programator z interfejsem JTAG oraz SWD dla mikrokontrolerów ARM zgodny z KEIL ULINK 2 Cena : 99,00 zł Nr katalogowy : LCT-131 Dostępność : Dostępny

Bardziej szczegółowo

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów przeznaczonych do wykonania w komputerze (ang. software).

Bardziej szczegółowo

Procesory rodziny x86. Dariusz Chaberski

Procesory rodziny x86. Dariusz Chaberski Procesory rodziny x86 Dariusz Chaberski 8086 produkowany od 1978 magistrala adresowa - 20 bitów (1 MB) magistrala danych - 16 bitów wielkość instrukcji - od 1 do 6 bajtów częstotliwośc pracy od 5 MHz (IBM

Bardziej szczegółowo

High Performance Computers in Cyfronet. Andrzej Oziębło Zakopane, marzec 2009

High Performance Computers in Cyfronet. Andrzej Oziębło Zakopane, marzec 2009 High Performance Computers in Cyfronet Andrzej Oziębło Zakopane, marzec 2009 Plan Podział komputerów dużej mocy Podstawowe informacje użytkowe Opis poszczególnych komputerów Systemy składowania danych

Bardziej szczegółowo

Przegląd dostępnych hypervisorów. Jakub Wojtasz IT Solutions Architect jwojtasz@atom-tech.pl

Przegląd dostępnych hypervisorów. Jakub Wojtasz IT Solutions Architect jwojtasz@atom-tech.pl Przegląd dostępnych hypervisorów Jakub Wojtasz IT Solutions Architect jwojtasz@atom-tech.pl Agenda Podział hypervisorów Architektura wybranych rozwiązań Najwięksi gracze na rynku Podział hypervisorów Hypervisor

Bardziej szczegółowo

Informacja na żądanie, czyli rozwiązania sprzętowej akceleracji analityki biznesowej

Informacja na żądanie, czyli rozwiązania sprzętowej akceleracji analityki biznesowej Informacja na żądanie, czyli rozwiązania sprzętowej akceleracji analityki biznesowej Tomasz Antonik Systems and Technology Group IBM Lab Services and Training Agenda Trendy w rozwoju systemów analitycznych

Bardziej szczegółowo

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem

Bardziej szczegółowo

Załącznik nr 1 do OPZ WYKAZ SPRZĘTU I LICENCJI

Załącznik nr 1 do OPZ WYKAZ SPRZĘTU I LICENCJI Załącznik nr 1 do OPZ WYKAZ SPRZĘTU I LICENCJI Spis treści 1. Wprowadzenie... 3 1.1. Cel dokumentu... 3 2. Zestawienie sprzętu... 4 2.1. Zestawienie typów sprzętu dla środowiska epuap... 4 3. Zestawienie

Bardziej szczegółowo

Nowe produkty w ofercie Red Hat

Nowe produkty w ofercie Red Hat Nowe produkty w ofercie Red Hat Bogumił Stoiński RHC{E,I,X} B2B Sp. z o.o. 519 130 155 bs@bel.pl sz Red Hat Enterprise Linux Red Hat Enterprise Linux 5.4 Nowe możliwości już dostępny dla wszystkich architektur:

Bardziej szczegółowo

Macierze All Flash. Czy to jest alternatywa dla macierzy klasy Enterprise? Krzysztof Jamiołkowski HP EG Storage Solutions Architect

Macierze All Flash. Czy to jest alternatywa dla macierzy klasy Enterprise? Krzysztof Jamiołkowski HP EG Storage Solutions Architect Innowacje w przetwarzaniu danych Macierze All Flash Czy to jest alternatywa dla macierzy klasy Enterprise? Krzysztof Jamiołkowski HP EG Storage Solutions Architect Definicja macierzy Enterprise Cechy charakterystyczne

Bardziej szczegółowo

Alternatywa dla technologii BladeCenter. Kamil Pecio Inżynier Technicznego Wsparcia Sprzedaży

Alternatywa dla technologii BladeCenter. Kamil Pecio Inżynier Technicznego Wsparcia Sprzedaży Alternatywa dla technologii BladeCenter Kamil Pecio Inżynier Technicznego Wsparcia Sprzedaży Agenda Pozycjonowanie BladeCenter Pozycjonowanie PureSystems Budowa Chassis Serwery 2S i 4S Zasilanie oraz Chłodzenie

Bardziej szczegółowo

Architektury Komputerowe

Architektury Komputerowe Architektury Komputerowe zagadnień egzamin wersja 1.0 Niniejsze materiały zostały opracowane na podstawie książki prof. dr hab. inż. Jacka Kitowskiego Współczesne architektury systemów komputerowych. W

Bardziej szczegółowo

Rozbudowa dwóch posiadanych serwerów blade HP BL860c i2 do BL870c i2

Rozbudowa dwóch posiadanych serwerów blade HP BL860c i2 do BL870c i2 Załącznik nr 1 do specyfikacji Rozbudowa dwóch posiadanych serwerów blade HP BL860c i2 do BL870c i2 Zamawiający wymaga przeprowadzenie rozbudowy każdego z dwóch posiadanych serwerów blade HP BL 860C i2

Bardziej szczegółowo

PassMark - CPU Benchmarks - List of Benchmarked CPUs

PassMark - CPU Benchmarks - List of Benchmarked CPUs Pass - CPU Benchmarks - List of Benchmarked CPUs Strona 1 z 29 Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» CPU List CPU Benchmarks

Bardziej szczegółowo

PAKIET nr 12 Instytut Fizyki Teoretycznej

PAKIET nr 12 Instytut Fizyki Teoretycznej L.P. NAZWA ASORTYMENTU Opis urządzeń technicznych minimalne wymagania ILOŚĆ PAKIET nr 2 Instytut Fizyki Teoretycznej Zaoferowana gwarancja ZAOFEROWANY SPRZĘT (model i/lub parametry) CENA JEDNOSTKOWA NETTO

Bardziej szczegółowo

Capgemini IT T@lk. Wirtualizacja fundamentem chmury technologie wirtualizacji jako podstawy funkcjonowania chmury

Capgemini IT T@lk. Wirtualizacja fundamentem chmury technologie wirtualizacji jako podstawy funkcjonowania chmury Capgemini IT T@lk Wirtualizacja fundamentem chmury technologie wirtualizacji jako podstawy funkcjonowania chmury Wirtualizacja Symulacja zasobów sprzetowych: Procesor Pamięć Sieć komputerowa Przestrzeń

Bardziej szczegółowo

Bajt (Byte) - najmniejsza adresowalna jednostka informacji pamięci komputerowej, z bitów. Oznaczana jest literą B.

Bajt (Byte) - najmniejsza adresowalna jednostka informacji pamięci komputerowej, z bitów. Oznaczana jest literą B. Jednostki informacji Bajt (Byte) - najmniejsza adresowalna jednostka informacji pamięci komputerowej, składająca się z bitów. Oznaczana jest literą B. 1 kb = 1024 B (kb - kilobajt) 1 MB = 1024 kb (MB -

Bardziej szczegółowo

PlayStation3. Michał Zarychta

PlayStation3. Michał Zarychta PlayStation3 Michał Zarychta 1 Plan prezentacji Hardware Procesor CELL Techniki programowania Modele programistyczne Ograniczenia Hello WORLD 2 PlayStation3 Lab 200 x PS3 atak na MD5 (RapidSSL) 3 Hardware

Bardziej szczegółowo

Petabajtowe systemy przechowywania danych dla dostawców treści

Petabajtowe systemy przechowywania danych dla dostawców treści Petabajtowe systemy przechowywania danych dla dostawców treści Krzysztof Góźdź, HP 2008 Hewlett-Packard Development Company, L.P. The information contained herein is subject to change without notice Rafał

Bardziej szczegółowo

Cyfronet w CTA. Andrzej Oziębło DKDM

Cyfronet w CTA. Andrzej Oziębło DKDM Cyfronet w CTA Andrzej Oziębło DKDM ACK CYFRONET AGH Akademickie Centrum Komputerowe CYFRONET Akademii Górniczo-Hutniczej im. Stanisława Staszica w Krakowie ul. Nawojki 11 30-950 Kraków 61 tel. centrali:

Bardziej szczegółowo

Wirtualizacja Hyper-V: sposoby wykorzystania i najnowsze wyniki badań

Wirtualizacja Hyper-V: sposoby wykorzystania i najnowsze wyniki badań Wirtualizacja Hyper-V: sposoby wykorzystania i najnowsze wyniki badań zespół PCSS/MIC: Jacek Kochan, Jerzy Mikołajczak, Marek Zawadzki 4. Konferencja MIC Nowoczesne technologie bliżej nas Poznań, 04.03.2010

Bardziej szczegółowo

Piotr Zacharek HP Polska

Piotr Zacharek HP Polska HP Integrity VSE Rozwój bez ograniczeń HP Restricted Piotr Zacharek HP Polska Technology for better business outcomes 2007 Hewlett-Packard Development Company, L.P. The information contained herein is

Bardziej szczegółowo

Hurtownie danych. Wstęp. Architektura hurtowni danych. http://zajecia.jakubw.pl/hur CO TO JEST HURTOWNIA DANYCH

Hurtownie danych. Wstęp. Architektura hurtowni danych. http://zajecia.jakubw.pl/hur CO TO JEST HURTOWNIA DANYCH Wstęp. Architektura hurtowni. Jakub Wróblewski jakubw@pjwstk.edu.pl http://zajecia.jakubw.pl/hur CO TO JEST HURTOWNIA DANYCH B. Inmon, 1996: Hurtownia to zbiór zintegrowanych, nieulotnych, ukierunkowanych

Bardziej szczegółowo

Komputery równoległe. Zbigniew Koza. Wrocław, 2012

Komputery równoległe. Zbigniew Koza. Wrocław, 2012 Komputery równoległe Zbigniew Koza Wrocław, 2012 Po co komputery równoległe? Przyspieszanie obliczeń np. diagnostyka medyczna; aplikacje czasu rzeczywistego Przetwarzanie większej liczby danych Przykład:

Bardziej szczegółowo

Technologie wirtualizacyjne na platformie Red Hat. Artur Głogowski aglogowski@atom-tech.pl

Technologie wirtualizacyjne na platformie Red Hat. Artur Głogowski aglogowski@atom-tech.pl Technologie wirtualizacyjne na platformie Red Hat Artur Głogowski aglogowski@atom-tech.pl Atom-tech sp. z o.o. Najbardziej zaawansowany technologicznie Red Hat Advanced Business Partner: Technologie klastrowe

Bardziej szczegółowo

Klasyfikacja systemów komputerowych. Architektura von Neumanna. dr inż. Jarosław Forenc

Klasyfikacja systemów komputerowych. Architektura von Neumanna. dr inż. Jarosław Forenc Rok akademicki 2010/2011, Wykład nr 6 2/56 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2010/2011

Bardziej szczegółowo

Implementing HP Rack and Tower & HP BladeSystem Server Solutions

Implementing HP Rack and Tower & HP BladeSystem Server Solutions Kod szkolenia: Tytuł szkolenia: U8476S Implementing HP Rack and Tower & HP BladeSystem Server Solutions Dni: 5 Opis: Adresaci szkolenia Cel szkolenia Osoby przygotowujące się do egzaminu: HP0-S35 i HP0-S34

Bardziej szczegółowo

KSI od kuchni. czyli od strony systemu i infrastruktury. Maciej Rowiński IBM Polska opracowanie graficzne - Dominik Flaszyński. 2014 IBM Corporation

KSI od kuchni. czyli od strony systemu i infrastruktury. Maciej Rowiński IBM Polska opracowanie graficzne - Dominik Flaszyński. 2014 IBM Corporation KSI od kuchni czyli od strony systemu i infrastruktury Maciej Rowiński IBM Polska opracowanie graficzne - Dominik Flaszyński Skrócone zagadnienia prezentacji IBM Infrastruktura mainframe w ZUS na osi czasu

Bardziej szczegółowo

Przełą. łączniki Ethernetowe

Przełą. łączniki Ethernetowe Przełą łączniki Ethernetowe proste przełą zarządzalne przełą zarządzalne przełą zarządzalne przełą łączniki Layer 3+ łączniki Layer 2+ łączniki Layer 2 łączniki niezarządzalne Layer 2 Przełą łączniki ethernetowe

Bardziej szczegółowo

Konsolidacja. OPITZ CONSULTING Kraków

Konsolidacja. OPITZ CONSULTING Kraków Konsolidacja OPITZ CONSULTING Kraków Jacek Sapiński KRK Event OPITZ CONSULTING Kraków 211 Strona 1 1 Konsolidacja OPITZ CONSULTING Kraków 211 Strona 2 Sytuacja uwarunkowana historycznie A 1 5 Application

Bardziej szczegółowo

PORTS AS LOGISTICS CENTERS FOR CONSTRUCTION AND OPERATION OF THE OFFSHORE WIND FARMS - CASE OF SASSNITZ

PORTS AS LOGISTICS CENTERS FOR CONSTRUCTION AND OPERATION OF THE OFFSHORE WIND FARMS - CASE OF SASSNITZ Part-financed by EU South Baltic Programme w w w. p t m e w. p l PROSPECTS OF THE OFFSHORE WIND ENERGY DEVELOPMENT IN POLAND - OFFSHORE WIND INDUSTRY IN THE COASTAL CITIES AND PORT AREAS PORTS AS LOGISTICS

Bardziej szczegółowo

Presented by. Dr. Morten Middelfart, CTO

Presented by. Dr. Morten Middelfart, CTO Meeting Big Data challenges in Leadership with Human-Computer Synergy. Presented by Dr. Morten Middelfart, CTO Big Data Data that exists in such large amounts or in such unstructured form that it is difficult

Bardziej szczegółowo

Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola

Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola Ogólny schemat komputera Jak widać wszystkie bloki (CPU, RAM oraz I/O) dołączone są do wspólnych

Bardziej szczegółowo

OPIS PRZEDMIOTU ZAMÓWIENIA

OPIS PRZEDMIOTU ZAMÓWIENIA OPIS PRZEDMIOTU ZAMÓWIENIA Przedmiotem zamówienia z podziałem na części jest dostawa:. CZĘŚĆ I a. serwer typu Blade wraz z elementami uzupełniającymi i oprogramowaniem do zarządzania - szt. 2 b. uniwersalna

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 13 Jan Kazimirski 1 KOMPUTERY RÓWNOLEGŁE 2 Klasyfikacja systemów komputerowych SISD Single Instruction, Single Data stream SIMD Single Instruction, Multiple Data stream MISD

Bardziej szczegółowo

Proposal of thesis topic for mgr in. (MSE) programme in Telecommunications and Computer Science

Proposal of thesis topic for mgr in. (MSE) programme in Telecommunications and Computer Science Proposal of thesis topic for mgr in (MSE) programme 1 Topic: Monte Carlo Method used for a prognosis of a selected technological process 2 Supervisor: Dr in Małgorzata Langer 3 Auxiliary supervisor: 4

Bardziej szczegółowo

DATA-S MONITORING ROZPROSZONY OŚWIETLENIA AWARYJNEGO DIVERSIFIED MONITORING OF EMERGENCY LIGHTING

DATA-S MONITORING ROZPROSZONY OŚWIETLENIA AWARYJNEGO DIVERSIFIED MONITORING OF EMERGENCY LIGHTING Wymiary Dimensions 500x282x89 IP40 DATA-S MONITORING ROZPROSZONY OŚWIETLENIA AWARYJNEGO System monitoruje prawidłową pracę zainstalowanych opraw oświetlenia awaryjnego w dużych obiektach użyteczności publicznej.

Bardziej szczegółowo

2011-11-04. Instalacja SQL Server Konfiguracja SQL Server Logowanie - opcje SQL Server Management Studio. Microsoft Access Oracle Sybase DB2 MySQL

2011-11-04. Instalacja SQL Server Konfiguracja SQL Server Logowanie - opcje SQL Server Management Studio. Microsoft Access Oracle Sybase DB2 MySQL Instalacja, konfiguracja Dr inŝ. Dziwiński Piotr Katedra InŜynierii Komputerowej Kontakt: piotr.dziwinski@kik.pcz.pl 2 Instalacja SQL Server Konfiguracja SQL Server Logowanie - opcje SQL Server Management

Bardziej szczegółowo

Dotyczy: Procedury udzielenia zamówienia publicznego w trybie przetargu nieograniczonego na Sprzęt komputerowy i oprogramowanie.

Dotyczy: Procedury udzielenia zamówienia publicznego w trybie przetargu nieograniczonego na Sprzęt komputerowy i oprogramowanie. INSTYTUT FIZYKI POLSKIEJ AKADEMII NAUK PL - 02-668 WARSZAWA, AL. LOTNIKÓW 32/46 Tel. (48-22) 843 66 01 Fax. (48-22) 843 09 26 REGON: P-000326061, NIP: 525-000-92-75 DZPIE/001-V/2013 Warszawa, 17 wrzesień

Bardziej szczegółowo

EAL4+ bezpieczeństwo z SUSE Linux Enterprise Server. Dariusz Leonarski Novell Polska dleonarski@novell.pl

EAL4+ bezpieczeństwo z SUSE Linux Enterprise Server. Dariusz Leonarski Novell Polska dleonarski@novell.pl EAL4+ bezpieczeństwo z SUSE Linux Enterprise Server Dariusz Leonarski Novell Polska dleonarski@novell.pl Agenda Common Criteria SLES w zastosowaniach profesjonalnych Bezpieczeństwo w SUSE Novell AppArmor

Bardziej szczegółowo

Wymagania systemowe Dla przedsiębiorstw i średnich firm

Wymagania systemowe Dla przedsiębiorstw i średnich firm Wymagania systemowe Dla przedsiębiorstw i średnich firm Firma Trend Micro Incorporated zastrzega sobie prawo do wprowadzania bez wcześniejszej zapowiedzi zmian w tym dokumencie oraz w opisanych w nim produktach.

Bardziej szczegółowo

Technologie informacyjne - wykład 2 -

Technologie informacyjne - wykład 2 - Zakład Fizyki Budowli i Komputerowych Metod Projektowania Instytut Budownictwa Wydział Budownictwa Lądowego i Wodnego Politechnika Wrocławska Technologie informacyjne - wykład 2 - Prowadzący: dr inż. Łukasz

Bardziej szczegółowo

Opis przedmiotu zamówienia

Opis przedmiotu zamówienia Opis przedmiotu zamówienia Specyfikacja techniczna 5 zestawów serwerowych ( z których kaŝdy składa się z szafy Rack, Serwera typu 1, Serwera typu 2 i zmieniacza taśm (autoloader) 1. Szafa RACK o wysokości

Bardziej szczegółowo

Wirtualizacja infrastruktury według VMware. Michał Małka DNS Polska

Wirtualizacja infrastruktury według VMware. Michał Małka DNS Polska Wirtualizacja infrastruktury według VMware Michał Małka DNS Polska VMware - gama produktów Production Server VirtualCenter ESX Server Test/Development Workstation GSX / VMware Server Enterprise Desktop

Bardziej szczegółowo