(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (13) T3 (96) Data i numer zgłoszenia patentu europejskiego:

Wielkość: px
Rozpocząć pokaz od strony:

Download "(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 06.05.2004 04731399."

Transkrypt

1 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: (1) Int. Cl. G06F12/ (06.01) (97) O udzieleniu patentu europejskiego ogłoszono: Urząd Patentowy Rzeczypospolitej Polskiej Europejski Biuletyn Patentowy 08/01 EP B1 (4) Tytuł wynalazku: UNIEWAŻNIANIE PAMIĘCI, USUWANIE WPISÓW BUFORA () Pierwszeństwo: US (43) Zgłoszenie ogłoszono: Europejski Biuletyn Patentowy 0/43 (4) O złożeniu tłumaczenia patentu ogłoszono: Wiadomości Urzędu Patentowego 06/08 (73) Uprawniony z patentu: International Business Machines Corporation, Armonk, US (72) Twórca (y) wynalazku: PL/EP T3 SLEGEL Timothy John, Staatsburg, US HELLER Lisa, Rhinebeck, US PFEFFER Erwin, Wuerttemberg, DE PLAMBECK Kenneth, Poughkeepsie, US (74) Pełnomocnik: Polservice Kancelaria Rzeczników Patentowych Sp. z o.o. rzecz. pat. Gromek Ewa Warszawa skr. poczt. 33 Uwaga: W ciągu dziewięciu miesięcy od publikacji informacji o udzieleniu patentu europejskiego, każda osoba może wnieść do Europejskiego Urzędu Patentowego sprzeciw dotyczący udzielonego patentu europejskiego. Sprzeciw wnosi się w formie uzasadnionego na piśmie oświadczenia. Uważa się go za wniesiony dopiero z chwilą wniesienia opłaty za sprzeciw (Art. 99 (1) Konwencji o udzielaniu patentów europejskich).

2 -2- Opis Wynalazek odnosi się ogólnie do przetwarzania w środowisku obliczeniowym, a w szczególności do jednego 1 2 lub więcej unieważnień pamięci, usuwania wpisów bufora i do tego instrukcji. Istniejące środowiska obliczeniowe wykorzystują pamięć wirtualną, która jest zwykle utrzymywana w pamięci pomocniczej, w celu zwiększenia rozmiarów dostępnej pamięci. Gdy następuje odwołanie do strony pamięci wirtualnej, adres wirtualny używany w odwołaniu do stron jest tłumaczony przez dynamiczną translację adresów na rzeczywisty adres pamięci. Jeżeli tłumaczenie zostanie wykonane pomyślnie, wtedy pamięć wirtualna jest ważna; w przeciwnym razie jest nieważna. Strona pamięci wirtualnej jest wskazywana jako ważna lub nieważna przez bit nieważności we wpisie do tablicy stron, przy czym wpis zawiera rzeczywisty adres pamięci, jeżeli strona jest ważna. Strony pamięci mogą być unieważniane po jednej stronie na raz. Na przykład w środowisku obliczeniowym opartym na architekturze typu z/architecture oferowanej przez International Business Machines Corporation, instrukcja nazywana instrukcją Unieważnij Wpis w Tablicy Stron (IPTE) jest używana do unieważniania stron pamięci. Unieważnienie zawiera ustawienie wskaźnika nieważności w strukturze sterowania związanej z pamięcią wirtualną i ulokowanej w fizycznej pamięci głównej, w celu wskazania, że adres wirtualny lokacji w pamięci wirtualnej nie może być tłumaczony przez dynamiczną translację adresów na

3 -3- fizyczny adres pamięci głównej, zwany również adresem rzeczywistym. Ponadto instrukcja jest używana do usuwania związanych ze stroną wpisów w wewnętrznym buforze urządzenia, przy czym wpisy te mogą być używane podczas 1 2 dynamicznej translacji adresów, w celu uniemożliwienia dostępu do struktur sterowania w fizycznej pamięci głównej. Na przykład w architekturze typu z/architecture są Bufory Translacji Adresów Tablic Stron (TLB), używane podczas dynamicznej translacji adresów wirtualnych na adresy rzeczywiste. Gdy strona pamięci zostanie unieważniona, odpowiednie bufory są również czyszczone z wpisów związanych z tą stroną. Istnieją również instrukcje, które umożliwiają całościowe czyszczenie buforów translacji adresów tablic stron. Na przykład w architekturze typu z/architecture, instrukcja zwana instrukcją Porównaj, Wymień i Usuń (CSP), usuwa wszystkie wpisy buforów translacji adresów tablic stron. US-A (Uchibori Katsuaki) 31 sierpnia 1999 i Enterprise Systems Architecture/390 Principles of Operation SA , [Online] 31 lipca 01, XP , pobrane z Internetu 24 sierpnia 04r, strona URL:http://publibz.boulder.ibm.com/epubs/pdf/dz9ar007.pdf>, opisuje środowiska obliczeniowe, które realizują unieważnianie wpisów tablic i czyszczenie buforów. Zatem, chociaż istnieją instrukcje do unieważniania stron pamięci i czyszczenia buforów z wpisów związanych z daną stroną i instrukcje służące do całościowego czyszczenia buforów, to wciąż brakuje instrukcji, które mogą selektywnie unieważniać różne rozmiary jednostki

4 -4- pamięci i / lub czyścić bufory ze związanych z nimi wpisów. Na przykład brakuje instrukcji, która umożliwia opisanie wybranej jednostki pamięci większej niż strona do unieważnienia i / lub czyszczenia buforów ze związanych 1 2 z nią wpisów. Ponadto brakuje instrukcji, która umożliwia usuwanie wpisów w buforach dla wybranych jednostek pamięci, bez oddziaływania na wpisy bufora dla innych jednostek pamięci. Niniejszy wynalazek dostarcza sposób unieważniania pamięci środowiska obliczeniowego jak w zastrzeganym zastrzeżeniu 1. Korzystnie, niniejszy wynalazek dostarcza sposób unieważniania pamięci danego środowiska obliczeniowego. Sposób zawiera, na przykład wyszczególnioną jednostkę pamięci, która ma zostać unieważniona, przy czym jednostka pamięci zawiera wiele stron pamięci, w których wyszczególnione jednostki pamięci zawierają dostarczony deskryptor jednostki pamięci i unieważniającą jednostkę pamięci. Korzystnie, niniejszy wynalazek dostarcza sposób ułatwiający czyszczenie buforów danego środowiska obliczeniowego. Sposób zawiera na przykład identyfikowanie jednostki pamięci, dla której usuwanie jednego lub więcej wpisów w jednym lub więcej buforach, przy czym jednostka pamięci zawiera wiele stron pamięci; i usunięcie jednego lub więcej wpisów w jednym lub więcej buforach związanych z identyfikowaną jednostką pamięci, przy czym jeden lub więcej wpisów związanych z inną jednostką pamięci nie są usuwane.

5 -- Korzystnie, dostarczona jest instrukcja do wykonywania w środowisku obliczeniowym. Instrukcja zawiera, na przykład kod operacji, służący do identyfikacji instrukcji wykonywanej; oznaczenie unieważniania do 1 2 wyszczególnienia informacji związanych z jednostką pamięci do unieważnienia, przy czym jednostka pamięci zawiera wiele stron pamięci; inne oznaczenie do wyszczególnienia dodatkowych informacji używanych przez instrukcję i oznaczenie usuwania do wyszczególnienia informacji związanych z jedną jednostką pamięci i inną jednostką pamięci, dla której jeden lub więcej wpisów w jednym lub więcej buforach są usuwane, przy czym jeden lub więcej komponentów jednego lub więcej oznaczeń unieważniania, inne oznaczenie i oznaczenie usuwania są konfigurowane jako rozkazy puste. Korzystnie, dostarczona jest instrukcja do wykonywania w środowisku obliczeniowym. Instrukcja zawiera, na przykład kod operacji do identyfikacji instrukcji wykonywanej i co najmniej jeden element z następujących: pierwsze oznaczenie unieważniania do wyszczególnienia informacji związanych z jednostką pamięci do unieważnienia, przy czym jednostka pamięci zawiera wiele stron pamięci; drugie oznaczenie unieważniania do wyszczególnienia dodatkowych informacji, związanych z jednostką pamięci do unieważnienia i oznaczenie usuwania do wyszczególnienia informacji związanych z jedną jednostką pamięci i inną jednostką pamięci, dla którego jeden lub więcej wpisów w jednym lub więcej buforach są do usunięcia, przy czym wyszczególnione informacje przez oznaczenie usuwania nie są

6 -6- związane, z co najmniej jedną inną jednostką pamięci, dla której jeden lub więcej wpisów nie są do usunięcia. System i produkty programu komputerowego, odpowiadające powyższemu streszczeniu sposobów, są również 1 2 opisane i zastrzegane tutaj. Dodatkowe cechy i zalety są uzyskiwane przy pomocy technik niniejszego wynalazku. Inne przykłady wykonania i aspekty wynalazku są tutaj opisane szczegółowo i są uważane za część zastrzeganego wynalazku. Przedmiot, którego dotyczy wynalazek jest szczególnie uwydatniony i wyraźnie zastrzeżony w zastrzeżeniach na końcu opisu. Powyższe i inne cele, cechy i zalety wynalazku będą widoczne z poniższego szczegółowego opisu wraz z towarzyszącymi rysunkami, na których: Fig. 1 przedstawia jeden przykład wykonania środowiska obliczeniowego, uwzględniającego i używającego jeden lub więcej aspektów niniejszego wynalazku; Fig. 2 przedstawia jeden przykład wykonania innych detali, związanych ze sterownikiem z Fig. 1, według aspektu niniejszego wynalazku; Fig. 3 przedstawia jeden przykład wykonania komputera głównego, który może emulować inny komputer, według aspektu niniejszego wynalazku; Fig. 4 przedstawia jeden przykład wykonania układu logicznego, związanego z unieważnianiem pamięci, według aspektu niniejszego wynalazku; Fig. przedstawia jeden przykład wykonania układu logicznego, związanego z usuwaniem wpisów bufora, według aspektu niniejszego wynalazku;

7 -7- Fig. 6a przedstawia jeden przykład wykonania formatu instrukcji Unieważnij Wpis Tablicy Dynamicznej Translacji Adresu (IDTE) według aspektu niniejszego wynalazku; Fig. 6b przedstawia jeden przykład wykonania pól 1 2 związanych z ogólnym rejestrem R1 instrukcji IDTE z Fig. 6a, według aspektu niniejszego wynalazku; Fig. 6c przedstawia jeden przykład wykonania pól związanych z rejestrem ogólnym R2 instrukcji IDTE z Fig. 6a, według aspektu niniejszego wynalazku; Fig. 6d przedstawia jeden przykład wykonania pól związanych z rejestrem ogólnym R3 instrukcji IDTE z Fig. 6a, według aspektu niniejszego wynalazku; Fig. 7a 7b przedstawia jeden przykład wykonania układu logicznego, związanego z instrukcją IDTE, według aspektu niniejszego wynalazku; Fig. 8a przedstawia jeden przykład wykonania pól rejestru ogólnego przeznaczenia R1, używanych w alternatywnym działaniu instrukcji IDTE, według aspektu niniejszego wynalazku; Fig. 8b przedstawia jeden przykład wykonania pól rejestru ogólnego przeznaczenia R2, używanych w alternatywnym działaniu instrukcji IDTE, według aspektu niniejszego wynalazku; Fig. 8c przedstawia jeden przykład wykonania pól rejestru ogólnego przeznaczenia R3, używanych w alternatywnym działaniu instrukcji IDTE, według aspektu niniejszego wynalazku; i Fig. 9 pokazuje jeden przykład wykonania układu logicznego, związanego z alternatywnym działaniem instrukcji IDTE, według aspektu niniejszego wynalazku.

8 -8- Według aspektu niniejszego wynalazku, wyszczególniona część pamięci (np. pamięć wirtualna) jest unieważniana. Jako przykłady segmentu pamięci, który zawiera wiele stron pamięci lub obszar pamięci, który zawiera wiele segmentów 1 2 pamięci jest wybrany do unieważnienia. Unieważnienie jest ułatwione przez ustawienie wskaźników unieważniania, ulokowanej we wpisach struktur danych odpowiadających jednostkom pamięci do unieważnienia. W innym aspekcie niniejszego wynalazku, wpisy buforów (np. Wpisy Buforów Translacji Adresów Tablic Stron) związane z unieważnianą pamięcią, lub inną pamięcią, są usuwane. Ponadto w innym aspekcie niniejszego wynalazku, wpisy bufora związane z wybranymi przestrzeniami adresowymi są usuwane z buforów bez oddziaływania wpisów bufora na nie-wybrane przestrzenie adresowe i bez wykonywania unieważnienia. W jednym przykładzie instrukcja zwana tutaj jako instrukcja (IDTE) Unieważnij Wpis Tablicy Dynamicznej Translacji Adresów (DAT) z architektury IBM typu z/architecture jest używana do wykonania jednej lub więcej powyższych operacji. Jeden przykład wykonania środowiska obliczeniowego 0, uwzględniającego i używającego jeden lub więcej aspektów niniejszego wynalazku, zostanie opisany w odniesieniu do Fig. 1. Środowisko obliczeniowe 0 jest oparte na przykład na architekturze typu z/architecture, oferowanej przez firmę International Business Machines Corporation z Armonk w stanie Nowy Jork. Architektura typu z/architecture jest opisana w publikacji IBM zatytułowanej z/architecture Principles of Operation, IBM Publication No. SA , grudzień 00 (IBM jest zarejestrowanym znakiem handlowym firmy International Business Machines

9 -9- Corporation z Armonk w stanie Nowy Jork, USA. Inne używane tutaj nazwy mogą być zarejestrowanymi znakami handlowymi, znakami handlowymi lub nazwami produktów firmy International Business Machines Corporation lub innych 1 2 firm). W jednym przykładzie, środowisko obliczeniowe oparte na architekturze typu z/architecture zawiera eserver zseries, oferowany przez firmę International Business Machines Corporation, z Armonk w stanie Nowy Jork. Jako jeden przykład, środowisko obliczeniowe 0 zawiera złożony procesor centralny (CPC) 2, połączony ze sterownikiem 1. Złożony procesor centralny 2 zawiera, na przykład jedną lub więcej partycji 4 (np. partycje logiczne LP1 LPn), jeden lub więcej centralnych procesorów 6 (np. CP1 CPm) i układ nadzorujący 8 (np. układ zarządzania logicznymi partycjami) każdymi, które są opisane poniżej. Każda logiczna partycja 4 jest zdolna funkcjonować jako oddzielny system. To jest, każda logiczna partycja może być niezależnie ponownie nastawiona z początkowo załadowanym system operacyjny, jeżeli wymaga i działa z różnymi programami. System operacyjny lub program aplikacji wykonujący się w partycji logicznej ma dostęp do całego i kompletnego systemu, ale w rzeczywistości dostępna jest tylko jego część. Połączenie sprzętu i Licencjonowanego Programu Wewnętrznego (zwykle nazywanego mikroprogramem) nie pozwala na zakłócanie programu w partycji logicznej przez program z innej partycji logicznej. To pozwala kilku różnym logicznym partycjom działać w pojedynczych lub wielokrotnych procesorach fizycznych przy wykorzystaniu podziału czasu. W tym

10 -- szczególnym przykładzie, każda logiczna partycja ma rezydentny system operacyjny 1, który może różnić ją od jednej lub więcej partycji. W jednym przykładzie wykonania, system operacyjny 1 jest systemem operacyjnym typu z/os, 1 2 oferowanym przez firmę International Business Machines Corporation z Armonk w stanie Nowy Jork. Centralne procesory 6 są fizycznymi zasobami procesora, które są przydzielane do partycji logicznych. Na przykład logiczna partycja 4 zawiera jeden lub więcej logicznych procesorów, przy czym każdy reprezentuje wszystkie lub część fizycznych zasobów procesorowych 6, przydzielonych do partycji. Logiczne procesory danej partycji 4 mogą być albo wydzielone dla partycji tak, że podstawowe zasoby procesorowe są zarezerwowane dla tej partycji, albo dzielone z inną partycją tak, że podstawowe zasoby procesorowe są potencjalnie dostępne dla innej partycji. Partycje logiczne 4 są zarządzane przez układ nadzorujący 8, zaimplementowany przez mikroprogram, wykonujący się w procesorach 6. Partycje logiczne 4 i układ nadzorujący 8 stanowią jeden lub więcej programów, usytuowanych w odpowiednich częściach centralnej pamięci związanej z centralnymi procesorami. Jednym przykładem układu nadzorującego 8 jest Zasób Procesora / Zarządca Systemów (PR/SM), oferowany przez firmę International Business Machines Corporation z Armonk w stanie Nowy Jork. Sterownik 1, który jest połączony do złożonego procesora centralnego zawiera centralne układ logiczny, odpowiedzialny za arbitraż między różnymi procesorami

11 -11- wydającymi żądania. Na przykład gdy sterownik 1 odbiera żądanie, ustala, że żądający jest procesorem głównym dla tego żądania i że inne procesory są procesorami podrzędnymi; komunikaty rozpowszechnia; i w przeciwnym 1 2 razie obsługuje żądania. Jeden przykład sterownika jest opisany w patencie amerykańskim o numerze 6,199,219. Dalsze szczegóły są opisane również w odniesieniu do Fig. 2. Fig. 2 przedstawia jeden przykład sterownika 0, połączonego z wieloma centralnymi procesorami (CPU) 1. W tym przykładzie przedstawione są dwa centralne procesory. Jednakże to będzie zrozumiałe, że więcej niż dwa procesory mogą być połączone do sterownika 0. Sterownik 0 zawiera różne elementy sterujące zawierające na przykład układ 2 sterowania serializacją systemów. Układ sterowania serializacją systemu jest używany do zapewniania, że operacje, które mają być serializowane, takie jak instrukcje unieważniania są serializowane to znaczy tylko jedna taka instrukcja jest w danym momencie wykonywana w środowisku obliczeniowym. Monitoruje również sekwencję zdarzeń dla tej operacji. Sterownik 0 jest połączony z każdym centralnym procesorem przez różne interfejsy. Na przykład interfejs 4 jest używany przez Licencjonowany Kod Wewnętrzny w centralnym procesorze do wysyłania poleceń sterujących do sterownika, które wyszczególniają przewidziane do wykonania działania oraz wysyłania poleceń odczytu, informacja powrotu ze sterownika. Innym interfejsem jest magistrala odpowiedzi 6, która jest używana do informacji powrotu od sterownika dla poleceń odczytu. Magistrala odpowiedzi jest również używana do przesyłania statusu

12 -12- poleceń dla poleceń sterujących i może być ustawiana od wielu źródeł wewnątrz sterownika zawierającego układ sterowania serializacją systemu. Centralny procesor może używać ten interfejs do odczytu stanu układu sterowania 1 2 serializacją w sterowniku 0. Innym interfejsem jest interfejs 8, który jest używany przez sterownik do wysyłania poleceń do każdego CPU. Może być on sterowany również z wielu źródeł wewnątrz sterownika zawierającego układ 2 sterowania serializacją systemu. Jeszcze innym interfejsem jest interfejs 2, który dostarcza sygnały do układów 212 sterowania pamięcią podręczną centralnego procesora 1. Układ 212 sterowania pamięcią podręczną przetwarza polecenia w odpowiedzi na sygnały. W jednym przykładzie, układ 212 sterowania pamięcią podręczną przetwarza polecenia, które dotyczą jednego lub więcej buforów, takich jak Bufory 213 Translacji Adresów Tablic Stron Pamięci (TLB), jak zostanie opisane dokładniej w dalszej części opisu. Na dodatek układy 212 sterowania pamięcią podręczną, centralny procesor 1 zawiera różne inne układy sterowania zawierające na przykład układy 2 sterowania przerwaniami i układy 222 sterowania wykonaniem. W odpowiedzi na konkretne zdarzenia, układy 2 sterowania przerwaniami powodują przerwanie wewnętrzne będące w oczekiwaniu w CPU, który z kolei powoduje, że układy 222 sterowania wykonaniem zawieszają przetwarzanie instrukcji programu w następnym, możliwym do przerwania, miejscu. W odpowiedzi na przerwanie układy 222 sterowania wykonaniem wywołują procedurę Licencjonowanego Kodu Wewnętrznego do ustawienia zatrzasku 224 dozwolonej operacji rozgłaszania do umożliwienia

13 -13- układom 212 sterowania pamięcią podręczną do przetwarzania poleceń oczekiwania. Centralny procesor 1 zawiera również zatrzask 226 CPU w stanie spoczynku, który wskazuje, czy lub nie 1 2 centralny procesor jest w stanie spoczynku. Opisane powyżej środowisko obliczeniowe jest tylko jednym przykładem. Na przykład jedna lub więcej partycji może działać w różnych trybach architektury. Ponadto jako inny przykład środowisko nie musi być oparte na architekturze typu z/architecture, a zamiast tego, może być oparte na innych architekturach oferowanych przez Intel, Sun Microsystems, jak również inne firmy. Ponadto środowisko może zawierać emulator (np. program lub inne mechanizmy emulujące), w którym szczególnie architektura lub jej podzespół są emulowane. W takim środowisku, jedną lub więcej funkcji emulacyjnych emulatora może implementować jeden lub więcej aspektów niniejszego wynalazku, chociaż komputer wykonujący emulator może mieć inną architekturę niż emulowane możliwości. Jako jeden przykład, w trybie emulacji, dekodowana jest specyficzna instrukcja lub operacja emulowana i odpowiednia funkcja emulacyjna jest tworzona w celu implementacji indywidualnej instrukcji lub operacji. Dalsze szczegóły środowiska emulującego zostaną omówione w odniesieniu do Fig. 3. Jako jeden przykład, komputer główny 0 jest zdatny emulować inną architekturę, komputer i / lub przetwarzający zdolności innego komputera. Na przykład komputer główny 0 jest oparty na architekturze firmy Intel; architekturze RISC, takiej jak PowerPC; architekturze SPARC, oferowanej przez Sun

14 -14- Microsystems, lub innej architekturze i jest zdatny emulować architekturę typu z/architecture firmy IBM lub inną architekturę firmy IBM lub innej firmy. Komputer główny 0 zawiera na przykład pamięć 2, 1 2 służącą do przechowywania instrukcji i danych; jednostkę 4 pobierania instrukcji służącą do pobierania instrukcji z pamięci 2 i opcjonalnie dostarczania lokalnego buforowania pobranych instrukcji; jednostkę 6 dekodowania instrukcji do odbierania instrukcji z jednostki 4 pobierania instrukcji i do określenia typu instrukcji, które zostały pobrane oraz jednostkę 8 wykonywania instrukcji do wykonywania instrukcji. Wykonywanie może zawierać wprowadzenie danych do rejestru z pamięci 2; zapisywanie danych z powrotem do pamięci z rejestru lub wykonywanie pewnego rodzaju arytmetycznych lub logicznych operacji, jak określonych przez jednostkę dekodowania. W jednym przykładzie, każda opisana powyżej jednostka jest implementowana w programie. Na przykład operacje przeznaczone do wykonania przez jednostki są implementowane jako jeden lub więcej podprogramów w programie emulatora. W innym przykładzie, jedna lub więcej operacji jest implementowana w oprogramowaniu sprzętowym, sprzęcie komputerowym, oprogramowaniu lub pewnych ich kombinacjach. Ponadto, chociaż Fig. 3 jest opisany w odniesieniu do emulacji, środowisko z Fig. 3 nie musi być środowiskiem emulowania. W innym przykładzie, instrukcje są wykonywane w rodzimym środowisku i operacje są implementowane w sprzęcie komputerowym, oprogramowaniu sprzętowym, oprogramowaniu lub w pewnych ich kombinacjach.

15 -1- Środowisko obliczeniowe może zawierać pamięć wirtualną, jak również pamięć główną. Pamięć wirtualna może w znacznej mierze przekraczać rozmiar pamięci głównej, dostępnej w konfiguracji i jest zwykle utrzymywana 1 2 w pamięci pomocniczej. Pamięć wirtualna jest uważana za złożoną z bloków adresów, zwanych stronami. Ostatnie odwołania do stron pamięci wirtualnej, do których wystąpiły najświeższe odwołania, są przypisane do bloków fizycznej pamięci głównej. Kiedy użytkownik odwołuje się do stron pamięci wirtualnej, które nie występują w pamięci głównej, strony wirtualne są pobierane, w celu zastąpienia stron w pamięci głównej, których użycie jest mniej prawdopodobne. Zamiana stron w pamięci może być wykonywana przez system operacyjny bez wiedzy użytkownika. Adresy używane do wyznaczania lokacji w pamięci wirtualnej są zwane adresami wirtualnymi. Blok sekwencyjnego połączenia adresów wirtualnych, na przykład aż do 4 kilobajtów jest nazywany stroną. Podobnie, blok sekwencyjnego połączenia adresów wirtualnych, na przykład, aż do 1 megabajta jest nazywany segmentem, zaś blok sekwencyjnego połączenia adresów wirtualnych, na przykład, aż do 2 gigabajtów jest nazywany obszarem. Ponadto sekwencja adresów wirtualnych związanych z pamięcią wirtualną, wskazywana przez element sterujący przestrzenią adresową (ASCE) jest nazywana przestrzenią adresową. Przestrzenie adresowe mogą być używane do zapewniania stopni izolacji pomiędzy użytkownikami. Przestrzeń adresowa może zawierać jeden lub więcej obszarów, jeden lub więcej segmentów, jedną lub więcej stron lub pewne ich kombinacje.

16 -16- Związane z różnymi typami jednostek pamięci (np. obszarami, segmentami, stronami) są struktury danych, używane w przetwarzaniu związanym z jednostkami pamięci. Na przykład z obszarami są związane tablice obszarów; z 1 2 segmentami związane są tablice segmentów, zaś ze stronami związane są tablice stron. Tablice te są używane, na przykład podczas translacji (np. dynamicznej translacji adresów) adresu wirtualnego na adres rzeczywisty, który jest używany do uzyskania dostępu do pamięci głównej. Tablice używane w translacji, zwane tablicami translacji są wyznaczane przez element sterowania przestrzenią adresową (ASCE). Jest to opisane bardziej szczegółowo w publikacji IBM, zatytułowanej z/architecture, Principles of Operation, publikacja IBM nr SA , grudzień 00r. Jednostka pamięci wirtualnej, która nie jest aktualnie przypisana do głównej pamięci jest nazywana nieważną. Stan nieważności jednostki pamięci wirtualnej jest wskazywany przez wskaźnik nieważności w strukturze danych związanej z jednostką. Mechanizm dynamicznej translacji adresów jest implementowany w jednym urzeczywistnieniu wykonania tak, że informacje pochodne z tablic translacji (np. tablic obszarów, tablic segmentów i/lub tablic stron) przez proces DAT są zachowywane w jednym lub w więcej buforach, ulokowanych wewnątrz procesorów, zwanych Buforami Translacji Adresów Tablic Stron, ażeby wzmacniać wydajność translacji adresów. To jest, podczas translacji sprawdzane są bufory czy zawierają potrzebne informacje, a następnie, jeżeli w buforach nie ma informacji jedna lub więcej tablic translacji są udostępniane.

17 -17- W jednym urzeczywistnieniu wykonania, wpis bufora jest brany pod uwagę jako jeden z trzech rodzajów: wpis TLB łączonych tablic obszaru i segmentu, wpis TLB tablicy stron, lub wpis TLB przestrzeni rzeczywistej, z których 1 2 każdy zostanie opisany poniżej. Wpis TLB łączonych tablic obszaru i segmentu (CRSTE) zawiera zarówno informacje uzyskane z wpisu z tablicy lub wpisów w pamięci rzeczywistej lub absolutnej oraz atrybuty używane do pobierania tych informacji z pamięci. W jednym przykładzie, wpis TLB łączonych tablic obszaru i segmentu (CRSTE) zawiera następujące pola: TO adres początkowy tablicy w elemencie sterowania przestrzenią adresową, użyty do utworzenia wpisu; RX indeks obszaru adresów wirtualnych, użyty do utworzenia wpisu; SX indeks segmentu adresów wirtualnych, użyty do utworzenia wpisu; PTO adres początkowy tablicy stron, pobrany z wpisu tablicy segmentu w pamięci rzeczywistej lub absolutnej; C bit wspólnego segmentu, pobrany z wpisu tablicy segmentu w pamięci rzeczywistej lub absolutnej; i P bit ochrony strony, pobrany z wpisu tablicy segmentu w pamięci rzeczywistej lub absolutnej. V bit ważności wskazuje, czy wpis w TLB jest ważny, a zatem, czy może być używany do szukania kolejnych wpisów. Wpis TLB tablicy stron zawiera informacje uzyskane z wpisu tablicy lub wpisów w pamięci rzeczywistej lub absolutnej i atrybuty użyte do pobrania tej informacji

18 -18- z pamięci. W jednym przykładzie, wpis TLB tablicy stron zawiera: TO adres początkowy tablicy w elemencie sterowania przestrzenią adresową lub wpis TLB łączonych tablic obszaru 1 i segmentu, użyty do utworzenia wpisu, zależnie od tego, jak wpis został utworzony; PTO adres początkowy tablicy stron, użyty do utworzenia wpisu; PX indeks strony adresu wirtualnego, użyty do utworzenia wpisu; PFRA adres rzeczywisty ramki stron, pobrany z wpisu dla tablicy stron w pamięci rzeczywistej lub absolutnej; i P bit ochrony strony, pobrany z wpisu tablicy stron w pamięci rzeczywistej lub absolutnej. V bit ważności wskazuje, czy wpis w TLB jest ważny, a zatem, czy może być używany do szukania kolejnych wpisów. Czasem jednostka pamięci powinna zostać unieważniona. W celu ułatwienia wykonania tego unieważnienia, używana 2 jest tablica translacji związana z tą jednostką pamięci, jak to opisano tutaj. Ponadto odpowiedzialne za unieważnienie pamięci, odpowiednie wpisy bufora, mogą być również usuwane. Na przykład, ażeby unieważniana strona pamięci, bit nieważności wpisu tablicy stron jest ustawiany. Dodatkowo w jednym przykładzie, odpowiednie wpisy w jednym lub w więcej Buforach TLB są niepodzielnie usuwane. W jednym szczególnym przykładzie unieważnienie i usuwanie wpisów związanych ze stronami pamięci są wykonywane przez instrukcji Unieważnij Wpis Tablicy Stron (IPTE).

19 -19- W uzupełnieniu do unieważniania stron pamięci w związku z aspektem niniejszego wynalazku, segmenty pamięci i/lub obszary pamięci mogą być unieważniane. Jako jeden przykład, przy tym unieważnianiu są używane tablice 1 2 segmentu i/lub obszaru. Jeden przykład wykonania układu logicznego związanego z unieważnianiem szczególnej jednostki pamięci jest opisany w odniesieniu do Fig. 4. Początkowo, identyfikowana jest tablica obszaru lub segmentu, w której jeden lub więcej wpisów mają zostać unieważnione, ETAP 400. W jednym przykładzie zawiera dostarczenie adresu początkowego tablicy obszaru lub adresu początkowego tablicy segmentu. Następnie identyfikowany jest wpis wewnątrz oznaczonej tablicy obszaru lub segmentu, do unieważnienia, ETAP 402 i wpis jest unieważniany, ETAP 404. W jednym przykładzie identyfikacja jest wykonana przez dostarczenie indeksu obszaru lub indeksu segmentu (bity adresu rzeczywistego), który wybiera wpis wewnątrz zidentyfikowanej tablicy i unieważnienie zawiera ustawienie wskaźnika nieważności wewnątrz wpisu. Odpowiadający na ustawienie wskaźnika nieważności, odpowiednia jednostka pamięci (np. obszar lub segment) jest unieważniana. Następnie ustalone jest, czy jest więcej wpisów do unieważnienia, PYTANIE 406. Jeżeli jest więcej wpisów do unieważnienia, wówczas przetwarzanie jest kontynuowane od ETAPU 402. W przeciwnym razie, przetwarzanie jest zakończone. Oprócz unieważnienia jednego lub więcej wpisów w tablicy obszaru lub segmentu, a zatem unieważnienia tych jednostek pamięci, odpowiednie wpisy (lub inne wpisy) mogą być usuwane lub czyszczone z jednego lub z więcej buforów

20 -- w jednym lub więcej procesorach we wnętrzu środowiska. Jeden przykład wykonania układu logicznego, związanego z tym usuwaniem jest opisany dokładniej w odniesieniu do Fig Początkowo ustalone jest, czy zostanie wyszczególniony adres początkowy tablicy obszaru lub segmentu, PYTANIE 00. Jeżeli adres początkowy tablicy obszaru lub segmentu jest wyszczególniony, wówczas z jednego lub z więcej buforów są usuwane wpisy wyszczególnione przez indeks obszaru lub segmentu, który jest zgodny z adresem początkowym obszaru lub segmentu, ETAP 02. Następnie ustalone jest, czy jest więcej wpisów do usunięcia, PYTANIE 04. Jeżeli tak, wówczas przetwarzanie jest kontynuowane od ETAPU 02. W przeciwnym razie, przetwarzanie jest zakończone. Wracając do PYTANIA 00, jeżeli adres początkowy tablicy obszaru lub segmentu nie jest wyszczególniony, wówczas z jednego lub z więcej buforów są usuwane wpisy wyszczególnione przez indeks obszaru lub segmentu, ETAP 08. Następnie ustalane jest, czy jest więcej wpisów do usunięcia, PYTANIE. Jeżeli jest więcej wpisów do usunięcia, wówczas przetwarzanie jest kontynuowane od ETAPU 08. W przeciwnym razie, przetwarzanie jest zakończone. W jednym przykładzie, unieważnianie i usuwanie są wykonywane przez jedną instrukcję. Instrukcja unieważnia wybrane wpisy tablicy segmentu lub obszaru i niepodzielnie usuwa, co najmniej odpowiednie wpisy (lub inne wpisy) z Buforów TLB w procesorach w danej konfiguracji. W jednym przykładzie wpisy są czyszczone ze wszystkich Buforów TLB we wszystkich procesorach, fizycznych, wirtualnych, jak i

21 -21- emulowanych przez oprogramowanie. Jeżeli istnieje wielopoziomowa struktura TLB, wówczas wszystkie poziomy są czyszczone w jednym przykładzie. Jeżeli w systemie istnieje wielokrotność partycji logicznych, wówczas wpisy TLB w tym 1 2 i w innych procesorach, w których zostały utworzone dla partycji logicznej, w której jest wykonywana bieżąca instrukcja IDTE, są czyszczone. Instrukcja może być zaimplementowana w wielu architekturach i może być emulowana. Dla przykładu, instrukcja może być wykonywana sprzętowo przez procesor lub przez emulację zestawu instrukcji zawierającego tę instrukcję przez oprogramowanie wykonywane w komputerze, mającym wewnętrzne zestawy instrukcji. W jednym szczególnym przypadku, instrukcja jest zaimplementowana w architekturze typu z/architecture i jest nazywana instrukcją (IDTE) Unieważnij Wpis Tablicy Dynamicznej Translacji Adresów (DAT). IDTE dostarcza, na przykład opcję unieważniania i usuwania, w której jeden lub więcej obszarów lub segmentów pamięci są unieważniane przez usunięcie jednego lub więcej wpisów z tablicy obszaru lub z tablicy segmentu i co najmniej odpowiednie wpisy (lub inne wpisy) z buforów TLB (np. wszystkich Buforów TLB) w konfiguracji. Instrukcja wyszczególnia minimalny zestaw wpisów TLB do czyszczenia. W dalszej implementacji, więcej lub nawet wszystkie wpisy TLB mogą być czyszczone po wykonaniu instrukcji IDTE. Jeden przykład wykonania formatu instrukcji Unieważniania (DAT) Wpisu Tablicy (IDTE) jest opisany w odniesieniu do Fig. 6a. W jednym przykładzie, instrukcja IDTE zawiera na przykład kod operacji 602 oznaczający

22 -22- instrukcję Unieważniania (DAT) Wpisu Tablicy (np. B98E x) i wiele rejestrów Każdy z rejestrów jest opisany dokładniej poniżej w odniesieniu do Fig. 6b 6d. Odnośnie Fig. 6b, rejestr 606, który jest rejestrem 1 2 ogólnego przeznaczenia R1 ma na przykład format elementu sterowania przestrzenią adresową z adresem początkowym tablicy (np. bity 0-1) i sterowanie rodzajem oznaczeń (bity 60 i 61). Bity 2 9, 62 i 63 są ignorowane. W szczególności R1 zawiera na przykład adres początkowy 6 tablicy obszaru lub tablicy segmentu do unieważnienia, który oznacza tablicę translacji, z której jeden lub więcej wpisów ma zostać unieważniony i sterowanie rodzajem oznaczenia (DT) 612, który wyszczególnia rodzaj tej tablicy (np. tablica obszaru lub tablica segmentu). Rejestr 608 (Fig. 6c), który jest rejestrem ogólnego przeznaczenia R2 zawiera pierwszy indeks 614 obszaru, wyszczególniający tablicę obszaru pierwszego poziomu; drugi indeks 616 obszaru wyszczególniający tablicę obszaru drugiego poziomu i trzeci indeks 618 obszaru wyszczególniający tablicę obszaru trzeciego poziomu. To jest dostosowane do dużych adresów wirtualnych, używane są tablice obszarów trzech poziomów. Rejestr R2 zawiera również indeks 6 segmentu, który jest indeksem w tablicy segmentu; wskaźnik trybu 621, który określa funkcję, która ma zostać wykonana i wskaźnik 622 dodatkowych wpisów, który wskazuje, jak wiele wpisów ma zostać unieważnionych. Na przykład bity 3 63 rejestru ogólnego przeznaczenia R2 zawierają binarną liczbę całkowitą, wyszczególnioną liczbę dodatkowych wpisów tablic do unieważnienia. W jednym przykładzie liczba wpisów do unieważnienia jest 1 48,

23 -23- odpowiednio do wartości w bitach 3-63: Bity 44 1 rejestru ogólnego przeznaczenia R2 są zerowe; w przeciwnym razie wyszczególniony wyjątek jest uznany. Zatem bity 0 43 rejestru ogólnego przeznaczenia R2 mają format indeksu 1 2 obszaru i indeksu segmentu adresu wirtualnego. Część bitów 0 43 używanych przez DAT do wybrania wpisu w rodzaju tablicy oznaczonej przez rejestr ogólnego przeznaczenia R1 jest nazywana Efektywnym Indeksem Unieważniania i zostanie opisany szczegółowo poniżej. Rejestr 604 (Fig. 6d), który jest rejestrem ogólnego przeznaczenia R3, ma na przykład format elementu sterowania przestrzenią adresową z użytym adresem początkowym tablicy, bity 0 1 będące w użyciu, jeżeli to jest niezerowe. Adres początkowy tablicy jest używany do wybrania wpisów TLB do usunięcia i rodzaje tablic oznaczenia jest niezależnym bitem 60 i 61 rejestru ogólnego przeznaczenia R1. Bity 2-63 rejestru ogólnego przeznaczenia R3 są ignorowane. Jeżeli R3 jest zerowy, cała zawartość rejestru ogólnego przeznaczenia 0 jest ignorowana. W jednym przykładzie, wpisy do usunięcia mogą być te same lub różne niż wpisy, które są unieważniane. Jeden przykład wykonania układu logicznego związanego z operacją unieważniania i usuwania jest opisana w odniesieniu do figur 7a 7b. W jednym przykładzie, operacja unieważniania i usuwania jest wyszczególniona, gdy bit 2 rejestru ogólnego przeznaczenia R2 jest zerowy. W tej operacji oznaczony wpis tablicy obszaru lub wpis tablicy segmentu w pamięci lub zakres wpisów, zaczynający się od oznaczonego wpisu jest unieważniany i z buforów translacji adresów tablic stron (TLB) w procesorach CPU

24 -24- w danej konfiguracji są usuwane odpowiednie wpisy (lub inne wpisy). W jednym przykładzie czyszczone są wszystkie poziomy buforów, jeżeli są wielopoziomowe, we wszystkich procesorach CPU. 1 Odnośnie Fig. 7a, początkowo wyszczególniony jest adres początkowy tablicy obszaru lub tablicy segmentu, oznaczający tablicę obszaru lub tablicę segmentu, z której jeden lub więcej wpisów powinien zostać unieważniony, ETAP 700. W jednym przykładzie jest to ustalane w rejestrze ogólnego przeznaczenia R1. Dodatkowo, wybierany jest wpis tablicy w pamięci, który należy unieważnić, ETAP 702. W jednym przykładzie, wpis tablicy jest oznaczany przez dodanie adresu początkowego tablicy w rejestrze ogólnego przeznaczenia R1 i efektywnego indeksu unieważniania w rejestrze ogólnego przeznaczenia R2 i postępowanie według różnych reguł, jak to opisano. Bity 60 i 61 rejestru ogólnego przeznaczenia R1 wyszczególniają rodzaj tablicy i efektywny indeks unieważniania w następujący sposób: Bity 60 Efektywny Indeks i 61 w Rodzaj tablicy Unieważniania w rej. R2 rej. R1 11 Pierwsza tablica obszaru Pierwszy indeks obszaru (bity 0 ) Druga tablica obszaru Drugi indeks obszaru (bity 11 21) 01 Trzecia tablica obszaru Trzeci indeks obszaru (bity 22 32) 00 Tablica segmentu Indeks segmentu

25 -2- (buty 33 43) (Część bitów 0-43 z prawej strony efektywnego indeksu unieważniania jest ignorowana) W odniesieniu do powyższej tablicy, gdy bity 60 i 61 mają wartość 11 binarnie, pierwszy indeks obszaru w części R2 wraz z adresem początkowym pierwszej tablicy obszaru 1 2 w R1, są używane do wybrania wpisu w pierwszej tablicy obszaru. Adres początkowy tablicy jest traktowany jako adres 64-bitowy. Adres 64-bitowy wpisu pierwszej tablicy obszaru w pamięci rzeczywistej lub absolutnej jest uzyskiwany przez dołączenie dwunastu zer na prawo od bitów 0 1 oznaczenia pierwszej tablicy obszaru i dodanie pierwszego indeksu obszaru z trzema najbardziej prawymi i pięćdziesięcioma najbardziej lewymi zerami. Dodawanie to jest wykonywane według zasad arytmetyki adresu 64-bitowego, bez względu na bieżący tryb adresowania, wyszczególnionego przez bity 31 i 32 bieżącego Słowa Stanu Programu (PSW). Gdy podczas dodawania wystąpi przeniesienie z zerowej pozycji bitu jest ono ignorowane. Adres utworzony z tych dwóch komponentów jest adresem rzeczywistym lub bezwzględnym. Wszystkie 64 bity adresu są używane bez względu na, czy bieżące PSW wyszczególnia tryb adresowania 24-bitowy, 31-bitowy, czy 64-bitowy. W jednym przykładzie, cały wpis pierwszej tablicy obszaru jest pobierany współbieżnie z pamięci, jak widzą to inne CPU. Dostęp pobierania do wpisu jest przedmiotem ochrony kontrolowanej przez klucze, zaś dostęp do pamięci jest przedmiotem ochrony kontrolowanej przez klucze

26 -26- i ochroną niskiego adresu. Gdy adres pamięci wygenerowany do pobrania wpisu pierwszej tablicy obszaru oznacza lokacje, która nie jest dostępna w danej konfiguracji, przyznawany jest wyjątek odnośnie adresowania i jednostka 1 2 operacji jest znoszona. Gdy bity 60 i 61 mają wartość binarnie, drugi indeks obszaru w R2 wraz z adresem początkowym drugiej tablicy obszaru w R1 są używane do wybrania wpisu z drugiej tablicy obszaru. Proces szukania drugiej tablicy obszaru jest podobny do procesu szukania pierwszej tablicy obszaru. Gdy żaden wyjątek nie jest przyznany, pobrany wpis z drugiej tablicy obszaru oznacza początek i wyszczególnia przesunięcie i długość odpowiedniej trzeciej tablicy obszaru. Gdy bity 60 i 61 mają wartość 01 binarnie, trzeci indeks obszaru w część R2 wraz z adresem początkowym trzeciej tablicy obszaru w R1 są używane do wybrania wpisu z trzeciej tablicy obszaru. Proces szukania trzeciej tablicy obszaru jest podobny do procesu szukania pierwszej tablicy obszaru. Gdy żaden wyjątek nie jest przyznany, pobrany wpis z trzeciej tablicy obszaru oznacza początek i ustala przesunięcie i długość odpowiedniej tablicy segmentu. Gdy bity 60 i 61 mają wartość 00 binarnie, indeks segmentu w część R2 wraz z adresem początkowym tablicy segmentu w R1, są używane do wybrania wpisu z tablicy segmentu. Proces szukania tablicy segmentu jest podobny do procesu szukania pierwszej tablicy obszaru. Gdy żaden wyjątek nie jest przyznany, pobrany wpis z tablicy segmentu oznacza początek odpowiedniej tablicy stron.

27 -27- W jednym przykładzie, cały wpis tablicy jest pobierany współbieżnie z pamięci. Następnie wpis jest unieważniany, ETAP 704. W jednym przykładzie, wpis jest unieważniany przez ustawienie bitu 8 wpisu na 1 binarnie. 1 2 Przez unieważnienie tego wpisu, unieważniana jest odpowiednia jednostka pamięci. Następnie ustalone jest, czy trzeba unieważnić więcej wpisów, PYTANIE 706. W jednym przykładzie, ustalone jest przez sprawdzenie bitów 3 63 rejestru ogólnego przeznaczenia R2. Jeżeli bity 3 63 rejestru ogólnego przeznaczenia R2 nie są wszystkie zerowe, wówczas więcej wpisów trzeba unieważnić. Zatem 1 jest dodawana do poprzednio użytej wartości efektywnego indeksu unieważniania i przetwarzanie jest kontynuowane od etapu 700. Jest to powtarzane tak, że liczba wpisów jednego lub więcej niż liczba wyszczególniona przez bity 3 63 są unieważniona. Przeniesienie z najbardziej lewej pozycji bitu w efektywnym indeksie unieważniania jest ignorowane i w tym przypadku następuje przejście cykliczne w tablicy. Zawartość rejestru ogólnego przeznaczenia R2 pozostaje niezmieniona. Następnie po unieważnieniu jednego lub więcej wpisów, według innego aspektu niniejszego wynalazku dane procesory CPU usuwają wybrane wpisy ze swoich TLB i sygnalizuje innym CPU w danej konfiguracji, żeby usuwały wybrane wpisy ze swoich TLB, ETAP 708. W jednym przykładzie, każdy TLB jest czyszczony, co najmniej z tych wpisów Łączonej Tablicy Obszaru i Segmentu (CRSTE), które spełniają następujące warunki:

28 -28- Efektywny indeks unieważniania i bity z jego lewej strony w rejestrze ogólnego przeznaczenia R2 i ta sama część pola indeksu obszaru i segmentu we wpisie TLB są jednakowo zgodne. (W jednym przykładzie wykonania, jeżeli 1 2 te pola zawierają pola indeksów segmentów albo CRSTE mogą zostać oczyszczone bez względu na ich pola indeksów obszarów albo wszystkie CRSTE mogą zostać oczyszczone. Jeżeli pola nie zawierają pól indeksów segmentów, wszystkie CRSTE mogą zostać usunięte). Zauważ, że gdy wielokrotne wpisy tablic są unieważnione ze względu na bity 3-63 w rejestrze ogólnego przeznaczenia R2, wówczas efektywny indeks unieważniania jest zwiększany i tracone jest przeniesienie z najbardziej lewej pozycji bitowej indeksu. Albo R3 jest zerowy albo pole adresu początkowego tablicy w rejestrze ogólnego przeznaczenia R3 jest takie samo jak pole adresu początkowego tablicy we wpisie TLB. Jeżeli unieważniony wpis jest wpisem tablicy segmentu, pole adresu początkowego tablicy stron w unieważnionym wpisie jest takie samo jak pole adresu początkowego tablicy stron we wpisie TLB. (W jednym przykładzie wykonania wpis TLB może być usuwany bez względu na adres początkowy tablicy stron we wpisie). Każde TLB jest również czyszczone, co najmniej z tych wpisów tablicy stron, w których pole adresu początkowego tablicy stron jest takie samo jak pole adresu początkowego tablicy stron (1) w unieważnionym wpisie tablicy segmentu, jeżeli wpis tablicy segmentu został unieważniony, lub (2) wpis łączący tablicę obszaru i segmentu został usunięty (powinien zostać usunięty w zestawie) w tym samym TLB. (W innym przykładzie wykonania, implementacja może usuwać

29 -29- wpis tablicy strony bez względu na adres początkowy tablicy stron we wpisie. Może, zatem usunąć wszystkie wpisy tablic stron). Jeden przykład wykonania układu logicznego związanego 1 2 z usuwaniem wpisów z TLB jest opisany w odniesieniu do Fig. 7b. Jako jeden przykład jest to kontynuacja przetwarzania wykonywanego przez IDTE i jest wykonywana niepodzielnie względem unieważniania, jak to widzi dany CPU i inne Procesory CPU w systemie. Według Fig. 7b, początkowo ustalane jest, czy R3 jest zerowy, PYTANIE 7. Jeżeli R3 jest niezerowy, wówczas adres początkowy tablicy obszaru lub segmentu do usunięcia jest wskazywany w rejestrze R3, w celu usunięcia wpisu TLB, adres początkowy tablicy obszaru/segmentu oznaczony w rejestrze R3, musi być taki sam jak adres początkowy tablicy obszaru/segmentu użyty do utworzenia wpisu, ETAP 722. Jeżeli R3 jest zerowy, zawartość rejestru R3 (rejestr 0) jest ignorowana i wpis jest usuwany bez względu na adres początkowy tablicy obszaru/segmentu, użytego do utworzenia wpisu, ETAP 724. TLB jest czyszczony we wszystkich procesorach w systemie z tych wpisów wyszczególnionych przez indeks obszaru/segmentu wyszczególniony w rejestrze R2, ETAP 726. W jednym przykładzie, TLB jest czyszczony z przynajmniej tych wpisów łączonych tablic obszarów i segmentów, w których na przykład efektywny indeks unieważniania i bity z jego lewej strony w rejestrze ogólnego przeznaczenia R2 i ta sama część indeksu tablicy obszaru i segmentu we wpisie TLB są jednakowe. Jako jeden przykład, w celu usunięcia wpisu, bit V jest wyłączany.

30 -- Ponadto jeżeli wpis tablicy segmentu jest unieważniany, wówczas bufory TLB we wszystkich procesorach w systemie są czyszczone z wpisów tablic stron, w których adres początkowy tablicy strony jest równy adresowi 1 2 początkowemu tablicy strony w TLB, ETAP 728. Ponadto jeżeli wpis tablicy segmentu zostanie unieważniany, bufory TLB są czyszczone, co najmniej z tych wpisów tablic stron, w których pole adresu początkowego tablicy strony jest jednakowe z polem adresu początkowego tablicy strony w dowolnym CRSTE, który został usunięty (np. koniecznie) w tym samym TLB, ETAP 7. Proces czyszczenia jest powtarzany dla liczby wpisów większej o jeden od liczby wyszczególnionej w polu dodatkowych wpisów 622 na Fig. 6c, ETAP 732. Następnie ustalane jest, czy operacja unieważniania i czyszczenia jest zakończona, PYTANIE 734. W jednym przykładzie instrukcja IDTE nie jest zakończona w danym procesorze, aż oznaczone wpisy TLB zostaną usunięte w danym CPU i wszystkie inne procesory CPU w systemie zakończą wszelkie wywołania pamięci przy użyciu wpisu TLB wyszczególnionego w tej instrukcji. W jednym przykładzie, sterownik stanu spoczynkowego sygnalizuje danemu procesorowi, czy inne procesory zakończyły swoje wywołania. To jest, dany procesor jest uważany za procesor główny i wszelkie procesory podrzędne, objęte instrukcją IDTE wskazują sterownikowi swoje stany. W odpowiedzi na odebranie przez sterownik odpowiednie stany od procesorów podrzędnych, sygnalizuje on zakończenie procesorowi głównemu. Jeżeli przetwarzanie jest zakończone, wówczas instrukcja jest kończona, ETAP 736. W przeciwnym razie

31 -31- procesor czeka na określoną z góry ilość czasu i sprawdza status ponownie lub otrzymuje sygnał jako do zakończenia, PYTANIE 734. W jednym przykładzie wykonania, zapisanie we wpisie 1 2 tablicy obszaru lub tablicy segmentu i usunięcie wpisów TLB może lub może nie wystąpić, jeżeli bit nieważności został już ustawiony na jeden we wpisie tablicy obszaru lub segmentu. Chociaż w przykładzie wykowania opisanym powyżej usuwanie wpisów TLB jest wykonywane po unieważnieniu żądanych wpisów, w innych przykładach wykonania usuwanie wpisów TLB może wystąpić po każdym unieważnieniu, po wybranej liczbie unieważnień itd. W innym aspekcie niniejszego wynalazku, instrukcja IDTE może alternatywnie być używana do czyszczenie wpisów TLB związanych z przestrzenią adresową (np. oznaczoną przez Element Sterowania Przestrzenią Adresową (ASCE)). W jednym przykładzie, opcja ta jest wskazywana przez ustawienie bitu 2 w rejestrze ogólnego przeznaczenia R2 na 1. Przy tej opcji jest ignorowana zawartość rejestru ogólnego przeznaczenia R1 (patrz Fig. 8a), jak również bity 0-43 i 3-63 rejestru ogólnego przeznaczenia R2 (patrz Fig. 8b). Zawartość rejestru ogólnego przeznaczenia R3 ma format elementu sterowania przestrzenią adresową z używanym adresem początkowym tablicy, bitami 0-1 (Fig. 8c). Bity 2-63 rejestru ogólnego przeznaczenia R3 są ignorowane. R3 może być zerowy lub niezerowy; to jest dowolny rejestr ogólnego przeznaczenia zawierający rejestr 0, który może być oznaczony. Operacja ta nie wykonuje unieważnienia pamięci, ale czyści bufory TLB w procesorach CPU

32 -32- w konfiguracji, co najmniej te wpisy łączonej tablicy obszaru i segmentu i wpisy tablic stron, w których pole adresu początkowego tablicy jest identyczne z polem adresu początkowego tablicy w rejestrze ogólnego przeznaczenia R (W innym przykładzie wykonania, implementacja może usuwać wpis tablicy stron, bez względu na adres początkowy tablicy we wpisie. To jest, może usuwać wszystkie wpisy tablic stron). Jeden przykład wykonania układu logicznego związanego z czyszczeniem przez operację ASCE jest opisany w odniesieniu do Fig. 9. Początkowo wyszczególniony jest adres początkowy tablicy obszaru lub tablicy segmentu, wskazujący tablicę obszaru lub tablicę segmentu, dla której odpowiednie wpisy TLB są do usunięcia, ETAP 900. W jednym przykładzie jest to wyszczególnione w bitach 0-1 rejestru ogólnego przeznaczenia R3. Następnie, co najmniej wpisy łączonej tablicy obszaru i segmentu i wpisy tablic stron, odpowiadające adresowi początkowemu tablic wyszczególnionemu w R3 są usuwane we wszystkich procesorach w systemie, ETAP 902. Następnie ustalane jest, czy wykonanie instrukcji IDTE jest zakończone, PYTANIE 904. W jednym przykładzie wykonania, instrukcja IDTE nie jest zakończona w procesorze wywołującym dotąd, aż wpisy TLB odpowiadające wyszczególnionym parametrom zostaną usunięte w wywołującym CPU i w innych procesorach CPU w konfiguracji zakończą wszelkie wywołania pamięci, zawierające aktualizację bitów zmian i odniesienia przy użyciu wpisów TLB odpowiadających wyszczególnionym parametrom. Jeżeli wpisy zostały usunięte, zaś wywołania pamięci zostały zakończone, wówczas wykonanie

33 -33- instrukcji IDTE jest zakończone, ETAP 906. W przeciwnym przypadku procesor czeka przez określony czas i sprawdza status ponownie lub otrzymuje sygnał zakończenia, PYTANIE Powyżej zostało opisane szczegółowo przetwarzanie związane z instrukcją IDTE. W jednym przykładzie wykonania, operacje nie muszą koniecznie mieć wpływu na wpisy TLB rzeczywistej przestrzeni. Poniższe uwagi dostarczają dodatkowych informacji, rozszerzeń i/lub przykładów wykonania związanych z przetwarzaniem jednego przykładu wykonania instrukcji IDTE. 1. Selektywne usuwanie wpisów TLB może być implementowane w różny sposób, zależnie od modelu lub wybranego przykładu wykonania. Na przykład ogólnie, więcej wpisów może być usuwanych niż wyszczególniona minimalna liczba. Gdy operacja unieważniania i usuwania jest wykonywana, wszystkie wpisy łączonej tablicy obszaru i segmentu (CSRTE), zawierające indeks segmentu równy efektywnemu indeksowi unieważniania, który jest indeksem segmentu, mogą być usuwane lub wszystkie wpisy CRSTE mogą być usuwane, gdy efektywny indeks unieważniania nie jest indeksem segmentu. Ponadto CRSTE lub wpis tablicy strony może być usuwany bez względu na adres początkowy tablicy strony we wpisie. Gdy operacja usuwania przez ASCE jest wykonywana, wpis tablicy strony może być usuwany bez względu na adres początkowy tablicy we wpisie. Gdy jedna z tych operacji jest wykonywana w jednym przykładzie wykonania, precyzyjnie minimalna liczba wymaganych wpisów może być usunięta.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1505553. (96) Data i numer zgłoszenia patentu europejskiego: 05.08.2004 04018511.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1505553. (96) Data i numer zgłoszenia patentu europejskiego: 05.08.2004 04018511. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 3 (96) Data i numer zgłoszenia patentu europejskiego: 0.08.04 0401811.8 (13) (1) T3 Int.Cl. G08C 17/00 (06.01) Urząd Patentowy

Bardziej szczegółowo

Zarządzanie pamięcią operacyjną

Zarządzanie pamięcią operacyjną SOE Systemy Operacyjne Wykład 7 Zarządzanie pamięcią operacyjną dr inż. Andrzej Wielgus Instytut Mikroelektroniki i Optoelektroniki WEiTI PW Hierarchia pamięci czas dostępu Rejestry Pamięć podręczna koszt

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2074843. (96) Data i numer zgłoszenia patentu europejskiego: 27.09.2007 07818485.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2074843. (96) Data i numer zgłoszenia patentu europejskiego: 27.09.2007 07818485. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 74843 (96) Data i numer zgłoszenia patentu europejskiego: 27.09.07 0781848.0 (13) (1) T3 Int.Cl. H04W 4/12 (09.01) Urząd

Bardziej szczegółowo

Zarządzanie pamięcią w systemie operacyjnym

Zarządzanie pamięcią w systemie operacyjnym Zarządzanie pamięcią w systemie operacyjnym Cele: przydział zasobów pamięciowych wykonywanym programom, zapewnienie bezpieczeństwa wykonywanych procesów (ochrona pamięci), efektywne wykorzystanie dostępnej

Bardziej szczegółowo

LEKCJA TEMAT: Zasada działania komputera.

LEKCJA TEMAT: Zasada działania komputera. LEKCJA TEMAT: Zasada działania komputera. 1. Ogólna budowa komputera Rys. Ogólna budowa komputera. 2. Komputer składa się z czterech głównych składników: procesor (jednostka centralna, CPU) steruje działaniem

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 26.04.2006 06724572.0

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 26.04.2006 06724572.0 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1878193 (96) Data i numer zgłoszenia patentu europejskiego: 26.04.2006 06724572.0 (13) T3 (51) Int. Cl. H04L29/06 H04Q7/22

Bardziej szczegółowo

Schematy zarzadzania pamięcia

Schematy zarzadzania pamięcia Schematy zarzadzania pamięcia Segmentacja podział obszaru pamięci procesu na logiczne jednostki segmenty o dowolnej długości. Postać adresu logicznego: [nr segmentu, przesunięcie]. Zwykle przechowywana

Bardziej szczegółowo

Zarządzanie zasobami pamięci

Zarządzanie zasobami pamięci Zarządzanie zasobami pamięci System operacyjny wykonuje programy umieszczone w pamięci operacyjnej. W pamięci operacyjnej przechowywany jest obecnie wykonywany program (proces) oraz niezbędne dane. Jeżeli

Bardziej szczegółowo

Struktura i działanie jednostki centralnej

Struktura i działanie jednostki centralnej Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1744579. (96) Data i numer zgłoszenia patentu europejskiego: 20.01.2006 06001183.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1744579. (96) Data i numer zgłoszenia patentu europejskiego: 20.01.2006 06001183. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1744579 (96) Data i numer zgłoszenia patentu europejskiego: 20.01.2006 06001183.0 (13) (51) T3 Int.Cl. H04W 8/26 (2009.01)

Bardziej szczegółowo

Wykład 7. Zarządzanie pamięcią

Wykład 7. Zarządzanie pamięcią Wykład 7 Zarządzanie pamięcią -1- Świat idealny a świat rzeczywisty W idealnym świecie pamięć powinna Mieć bardzo dużą pojemność Mieć bardzo krótki czas dostępu Być nieulotna (zawartość nie jest tracona

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2312535. (96) Data i numer zgłoszenia patentu europejskiego: 15.10.2009 09450196.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2312535. (96) Data i numer zgłoszenia patentu europejskiego: 15.10.2009 09450196. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2312535 (96) Data i numer zgłoszenia patentu europejskiego: 15.10.2009 09450196.2 (13) (51) T3 Int.Cl. G07B 15/00 (2011.01)

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 02.05.2005 05747547.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 02.05.2005 05747547. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1747298 (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 02.05.2005 05747547.7 (51) Int. Cl. C22C14/00 (2006.01)

Bardziej szczegółowo

Pamięć wirtualna. Przygotował: Ryszard Kijaka. Wykład 4

Pamięć wirtualna. Przygotował: Ryszard Kijaka. Wykład 4 Pamięć wirtualna Przygotował: Ryszard Kijaka Wykład 4 Wstęp główny podział to: PM- do pamięci masowych należą wszelkiego rodzaju pamięci na nośnikach magnetycznych, takie jak dyski twarde i elastyczne,

Bardziej szczegółowo

SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE

SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE WINDOWS 1 SO i SK/WIN 007 Tryb rzeczywisty i chroniony procesora 2 SO i SK/WIN Wszystkie 32-bitowe procesory (386 i nowsze) mogą pracować w kilku trybach. Tryby pracy

Bardziej szczegółowo

Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami

Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami Rok akademicki 2015/2016, Wykład nr 6 2/21 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2015/2016

Bardziej szczegółowo

Konfiguracja parametrów pozycjonowania GPS 09.05.2008 1/5

Konfiguracja parametrów pozycjonowania GPS 09.05.2008 1/5 Konfiguracja parametrów pozycjonowania GPS 09.05.2008 1/5 Format złożonego polecenia konfigurującego system pozycjonowania GPS SPY-DOG SAT ProSafe-Flota -KGPS A a B b C c D d E e F f G g H h I i J j K

Bardziej szczegółowo

Arytmetyka komputera. Na podstawie podręcznika Urządzenia techniki komputerowej Tomasza Marciniuka. Opracował: Kamil Kowalski klasa III TI

Arytmetyka komputera. Na podstawie podręcznika Urządzenia techniki komputerowej Tomasza Marciniuka. Opracował: Kamil Kowalski klasa III TI Arytmetyka komputera Na podstawie podręcznika Urządzenia techniki komputerowej Tomasza Marciniuka Opracował: Kamil Kowalski klasa III TI Spis treści 1. Jednostki informacyjne 2. Systemy liczbowe 2.1. System

Bardziej szczegółowo

1 Moduł Modbus ASCII/RTU 3

1 Moduł Modbus ASCII/RTU 3 Spis treści 1 Moduł Modbus ASCII/RTU 3 1.1 Konfigurowanie Modułu Modbus ASCII/RTU............. 3 1.1.1 Lista elementów Modułu Modbus ASCII/RTU......... 3 1.1.2 Konfiguracja Modułu Modbus ASCII/RTU...........

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1571844. (96) Data i numer zgłoszenia patentu europejskiego: 04.03.2005 05251326.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1571844. (96) Data i numer zgłoszenia patentu europejskiego: 04.03.2005 05251326. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1571844 (96) Data i numer zgłoszenia patentu europejskiego: 04.03.2005 05251326.4 (13) (51) T3 Int.Cl. H04W 84/12 (2009.01)

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 27.10.2004 04791425.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 27.10.2004 04791425. PL/EP 1809944 T3 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1809944 (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 27.10.2004 04791425.4 (51) Int. Cl.

Bardziej szczegółowo

Opis. Tło wynalazku. Podsumowanie wynalazku

Opis. Tło wynalazku. Podsumowanie wynalazku PL/EP 147737 T3 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 147737 (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 26.04.2004 0438009.2 (1) Int. Cl. B60N2/28

Bardziej szczegółowo

(96) Data i numer zgłoszenia patentu europejskiego: 28.07.2004 04017866.7

(96) Data i numer zgłoszenia patentu europejskiego: 28.07.2004 04017866.7 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1504998 (96) Data i numer zgłoszenia patentu europejskiego: 28.07.2004 04017866.7 (13) T3 (51) Int. Cl. B65C9/04 (2006.01)

Bardziej szczegółowo

3 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.06 Rok akad. 2011/2012 2 / 22

3 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.06 Rok akad. 2011/2012 2 / 22 ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH struktury procesorów ASK SP.06 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 1 Maszyny wirtualne 2 3 Literatura c Dr inż. Ignacy

Bardziej szczegółowo

PL 181236 B1 (19) PL (11) 181236 (12) OPIS PATENTOWY (13) B1. (51) Int.Cl.7: G 06F 3 /1 2 G06K 15/02 G06F 17/60 G07G 1/12

PL 181236 B1 (19) PL (11) 181236 (12) OPIS PATENTOWY (13) B1. (51) Int.Cl.7: G 06F 3 /1 2 G06K 15/02 G06F 17/60 G07G 1/12 RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (21 ) Numer zgłoszenia: 3 1 6 4 8 2 (22) Data zgłoszenia- 1 1.1 0.1 9 9 6 (19) PL (11) 181236 (13) B1 (51) Int.Cl.7:

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2394827. (96) Data i numer zgłoszenia patentu europejskiego: 09.06.2009 09839524.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2394827. (96) Data i numer zgłoszenia patentu europejskiego: 09.06.2009 09839524. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2394827 (96) Data i numer zgłoszenia patentu europejskiego: 09.06.2009 09839524.7 (13) (51) T3 Int.Cl. B60C 23/04 (2006.01)

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2468142. (96) Data i numer zgłoszenia patentu europejskiego: 21.12.2011 11194996.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2468142. (96) Data i numer zgłoszenia patentu europejskiego: 21.12.2011 11194996. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2468142 (96) Data i numer zgłoszenia patentu europejskiego: 21.12.2011 11194996.2 (13) (51) T3 Int.Cl. A47C 23/00 (2006.01)

Bardziej szczegółowo

Veronica. Wizyjny system monitorowania obiektów budowlanych. Instrukcja oprogramowania

Veronica. Wizyjny system monitorowania obiektów budowlanych. Instrukcja oprogramowania Veronica Wizyjny system monitorowania obiektów budowlanych Instrukcja oprogramowania 1 Spis treści 1. Aplikacja do konfiguracji i nadzoru systemu Veronica...3 1.1. Okno główne aplikacji...3 1.2. Edycja

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1859720. (96) Data i numer zgłoszenia patentu europejskiego: 15.02.2007 07003173.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1859720. (96) Data i numer zgłoszenia patentu europejskiego: 15.02.2007 07003173. PL/EP 1859720 T3 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1859720 (96) Data i numer zgłoszenia patentu europejskiego: 15.02.2007 07003173.7 (13) (51) T3 Int.Cl. A47L

Bardziej szczegółowo

architektura komputerów w. 8 Zarządzanie pamięcią

architektura komputerów w. 8 Zarządzanie pamięcią architektura komputerów w. 8 Zarządzanie pamięcią Zarządzanie pamięcią Jednostka centralna dysponuje zwykle duża mocą obliczeniową. Sprawne wykorzystanie możliwości jednostki przetwarzającej wymaga obecności

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 03.06.2005 05749721.6

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 03.06.2005 05749721.6 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1658592 (96) Data i numer zgłoszenia patentu europejskiego: 03.06.2005 05749721.6 (13) T3 (51) Int. Cl. G07C7/00 B41J11/42

Bardziej szczegółowo

1 Moduł Modbus ASCII/RTU

1 Moduł Modbus ASCII/RTU 1 Moduł Modbus ASCII/RTU Moduł Modbus ASCII/RTU daje użytkownikowi Systemu Vision możliwość komunikacji z urządzeniami za pomocą protokołu Modbus. Moduł jest konfigurowalny w taki sposób, aby umożliwiał

Bardziej szczegółowo

PL/EP 2323104 T3 (skorygowany po B9)

PL/EP 2323104 T3 (skorygowany po B9) RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 23234 (96) Data i numer zgłoszenia patentu europejskiego: 12..09 0940193.9 (13) (1) T3 (skorygowany po B9) Int.Cl. G07B /00

Bardziej szczegółowo

ICD Wprowadzenie. Wprowadzenie. Czym jest In-Circuit Debugger? 2. O poradniku 3. Gdzie szukać dodatkowych informacji? 4

ICD Wprowadzenie. Wprowadzenie. Czym jest In-Circuit Debugger? 2. O poradniku 3. Gdzie szukać dodatkowych informacji? 4 ICD 2 Czym jest In-Circuit Debugger? 2 O poradniku 3 Gdzie szukać dodatkowych informacji? 4 ICD 1 ICD 25.08.2009 Czym jest In-Circuit Debugger? Większość procesorów dostarcza systemów debugowania (ang.

Bardziej szczegółowo

Q E M U. http://www.qemu.com/

Q E M U. http://www.qemu.com/ http://www.qemu.com/ Emulator procesora Autor: Fabrice Bellard Obsługiwane platformy: Windows, Solaris, Linux, FreeBSD, Mac OS X Aktualna wersja: 0.9.0 Większość programu oparta na licencji LGPL, a sama

Bardziej szczegółowo

Modułowy programowalny przekaźnik czasowy firmy Aniro.

Modułowy programowalny przekaźnik czasowy firmy Aniro. Modułowy programowalny przekaźnik czasowy firmy Aniro. Rynek sterowników programowalnych Sterowniki programowalne PLC od wielu lat są podstawowymi systemami stosowanymi w praktyce przemysłowej i stały

Bardziej szczegółowo

Ogranicz listę klasyfikacji budżetowych do powiązanych z danym kontem księgowym

Ogranicz listę klasyfikacji budżetowych do powiązanych z danym kontem księgowym Zależności i kontrola danych budżetowych w systemie Sz@rk FK 1. Wstęp Począwszy od wersji Sz@rk FK 2011 (11.03.30) wprowadzono do programu finansowoksięgowego nowe możliwości dotyczące kontrolowania poprawności

Bardziej szczegółowo

Organizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej

Organizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej Struktura stanowiska laboratoryjnego Na rysunku 1.1 pokazano strukturę stanowiska laboratoryjnego Z80 z interfejsem częstościomierza- czasomierz PFL 21/22. Rys.1.1. Struktura stanowiska. Interfejs częstościomierza

Bardziej szczegółowo

Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle. Krzysztof Banaś, Obliczenia wysokiej wydajności.

Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle. Krzysztof Banaś, Obliczenia wysokiej wydajności. Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Organizacja pamięci Organizacja pamięci współczesnych systemów komputerowych

Bardziej szczegółowo

2. Format danych i zaimplementowane funkcje MODBUS

2. Format danych i zaimplementowane funkcje MODBUS SIC184 Protokół MODBUS-RTU (v1.10) Spis treści 1. Informacje wstępne... 1 2. Format danych i zaimplementowane funkcje MODBUS... 1 3. Opis rejestrów i funkcji... 2 3.1 Odczyt stanu wejść/wyjść... 2 3.2

Bardziej szczegółowo

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów przeznaczonych do wykonania w komputerze (ang. software).

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2334863. (96) Data i numer zgłoszenia patentu europejskiego: 31.08.2009 09782381.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2334863. (96) Data i numer zgłoszenia patentu europejskiego: 31.08.2009 09782381. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2334863 (96) Data i numer zgłoszenia patentu europejskiego: 31.08.2009 09782381.9 (13) (51) T3 Int.Cl. D06F 39/08 (2006.01)

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 29.06.2007 07290821.3

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 29.06.2007 07290821.3 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2009875 (96) Data i numer zgłoszenia patentu europejskiego: 29.06.2007 07290821.3 (13) T3 (51) Int. Cl. H04L12/56 H04L29/08

Bardziej szczegółowo

Pomoc dla użytkowników systemu asix 6. www.asix.com.pl. Strategia buforowa

Pomoc dla użytkowników systemu asix 6. www.asix.com.pl. Strategia buforowa Pomoc dla użytkowników systemu asix 6 www.asix.com.pl Strategia buforowa Dok. Nr PLP6024 Wersja: 29-01-2010 ASKOM i asix to zastrzeżone znaki firmy ASKOM Sp. z o. o., Gliwice. Inne występujące w tekście

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 06.09.2005 05788867.9

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 06.09.2005 05788867.9 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1786660 (96) Data i numer zgłoszenia patentu europejskiego: 06.09.2005 05788867.9 (13) T3 (51) Int. Cl. B62D25/08 B60G15/06

Bardziej szczegółowo

PL 198457 B1. ABB Sp. z o.o.,warszawa,pl 17.12.2001 BUP 26/01. Michał Orkisz,Kraków,PL Mirosław Bistroń,Jarosław,PL 30.06.

PL 198457 B1. ABB Sp. z o.o.,warszawa,pl 17.12.2001 BUP 26/01. Michał Orkisz,Kraków,PL Mirosław Bistroń,Jarosław,PL 30.06. RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 198457 (13) B1 (21) Numer zgłoszenia: 340813 (51) Int.Cl. G06F 17/21 (2006.01) G06Q 10/00 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22)

Bardziej szczegółowo

INSTRUKCJA INSTALACJI DRUKARKI. (Dla Windows CP-D70DW/D707DW)

INSTRUKCJA INSTALACJI DRUKARKI. (Dla Windows CP-D70DW/D707DW) INSTRUKCJA INSTALACJI DRUKARKI (Dla Windows CP-D70DW/D707DW) Microsoft, Windows, Windows XP, Windows Vista i Windows 7 są zastrzeżonymi znakami towarowymi Microsoft Corporation w Stanach Zjednoczonych

Bardziej szczegółowo

Sprzętowe wspomaganie pamięci wirtualnej

Sprzętowe wspomaganie pamięci wirtualnej Sprzętowe wspomaganie pamięci wirtualnej Stanisław Skonieczny 6 grudnia 2002 Spis treści 1 Intel 2 1.1 Tryby pracy procesora............................... 2 1.2 Adresowanie liniowe................................

Bardziej szczegółowo

Spis treści. 1 Moduł RFID (APA) 3

Spis treści. 1 Moduł RFID (APA) 3 Spis treści 1 Moduł RFID (APA) 3 1.1 Konfigurowanie Modułu RFID..................... 3 1.1.1 Lista elementów Modułu RFID................. 3 1.1.2 Konfiguracja Modułu RFID (APA)............... 4 1.1.2.1

Bardziej szczegółowo

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2044552. (96) Data i numer zgłoszenia patentu europejskiego: 11.05.2007 07719230.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2044552. (96) Data i numer zgłoszenia patentu europejskiego: 11.05.2007 07719230. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2044552 Urząd Patentowy Rzeczypospolitej Polskiej (96) Data i numer zgłoszenia patentu europejskiego: 11.05.2007 07719230.0

Bardziej szczegółowo

Instrukcje instalacji pakietu IBM SPSS Data Access Pack dla systemu Windows

Instrukcje instalacji pakietu IBM SPSS Data Access Pack dla systemu Windows Instrukcje instalacji pakietu IBM SPSS Data Access Pack dla systemu Windows Spis treści Rozdział 1. Przegląd......... 1 Wstęp................. 1 Wdrażanie technologii Data Access........ 1 Źródła danych

Bardziej szczegółowo

OPTIMA PC v2.2.1. Program konfiguracyjny dla cyfrowych paneli domofonowy serii OPTIMA 255 2011 ELFON. Instrukcja obsługi. Rev 1

OPTIMA PC v2.2.1. Program konfiguracyjny dla cyfrowych paneli domofonowy serii OPTIMA 255 2011 ELFON. Instrukcja obsługi. Rev 1 OPTIMA PC v2.2.1 Program konfiguracyjny dla cyfrowych paneli domofonowy serii OPTIMA 255 Instrukcja obsługi Rev 1 2011 ELFON Wprowadzenie OPTIMA PC jest programem, który w wygodny sposób umożliwia konfigurację

Bardziej szczegółowo

System pamięci. Pamięć wirtualna

System pamięci. Pamięć wirtualna System pamięci Pamięć wirtualna Pamięć wirtualna Model pamięci cache+ram nie jest jeszcze realistyczny W rzeczywistych systemach działa wiele programów jednocześnie Każdy może używać tej samej przestrzeni

Bardziej szczegółowo

Rozdział ten zawiera informacje na temat zarządzania Modułem Modbus TCP oraz jego konfiguracji.

Rozdział ten zawiera informacje na temat zarządzania Modułem Modbus TCP oraz jego konfiguracji. 1 Moduł Modbus TCP Moduł Modbus TCP daje użytkownikowi Systemu Vision możliwość zapisu oraz odczytu rejestrów urządzeń, które obsługują protokół Modbus TCP. Zapewnia on odwzorowanie rejestrów urządzeń

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 17.01.2005 05701526.5

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 17.01.2005 05701526.5 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1841919 (96) Data i numer zgłoszenia patentu europejskiego: 17.01.2005 05701526.5 (13) T3 (51) Int. Cl. E01B27/10 E01B27/06

Bardziej szczegółowo

(96) Data i numer zgłoszenia patentu europejskiego: 18.03.2004 04006485.9

(96) Data i numer zgłoszenia patentu europejskiego: 18.03.2004 04006485.9 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1464787 (96) Data i numer zgłoszenia patentu europejskiego: 18.03.2004 04006485.9 (13) T3 (51) Int. Cl. E06B1/60 (2006.01)

Bardziej szczegółowo

Wstęp...9. 1. Architektura... 13

Wstęp...9. 1. Architektura... 13 Spis treści 3 Wstęp...9 1. Architektura... 13 1.1. Schemat blokowy...14 1.2. Pamięć programu...15 1.3. Cykl maszynowy...16 1.4. Licznik rozkazów...17 1.5. Stos...18 1.6. Modyfikowanie i odtwarzanie zawartości

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 25.09.2006 06019976.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 25.09.2006 06019976. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 177267 (13) T3 (96) Data i numer zgłoszenia patentu europejskiego: 2.09.2006 06019976.7 (1) Int. Cl. F16L9/00 (2006.01) (97)

Bardziej szczegółowo

Programowanie sterowników PLC wprowadzenie

Programowanie sterowników PLC wprowadzenie Programowanie sterowników PLC wprowadzenie Zakład Teorii Maszyn i Automatyki Katedra Podstaw Techniki Felin p.110 http://ztmia.ar.lublin.pl/sips waldemar.samociuk@up.lublin,pl Sterowniki programowalne

Bardziej szczegółowo

Instrukcja obsługi Zaplecza epk w zakresie zarządzania tłumaczeniami opisów procedur, publikacji oraz poradników przedsiębiorcy

Instrukcja obsługi Zaplecza epk w zakresie zarządzania tłumaczeniami opisów procedur, publikacji oraz poradników przedsiębiorcy Instrukcja obsługi Zaplecza epk w zakresie zarządzania tłumaczeniami opisów procedur, publikacji oraz poradników przedsiębiorcy Spis treści: 1 WSTĘP... 3 2 DOSTĘP DO SYSTEMU... 3 3 OPIS OGÓLNY SEKCJI TŁUMACZENIA...

Bardziej szczegółowo

Programowanie obiektowe

Programowanie obiektowe Laboratorium z przedmiotu Programowanie obiektowe - zestaw 02 Cel zajęć. Celem zajęć jest zapoznanie z praktycznymi aspektami projektowania oraz implementacji klas i obiektów z wykorzystaniem dziedziczenia.

Bardziej szczegółowo

SKRó CONA INSTRUKCJA OBSŁUGI

SKRó CONA INSTRUKCJA OBSŁUGI SKRó CONA INSTRUKCJA OBSŁUGI dla systemu Windows Vista SPIS TREśCI Rozdział 1: WYMAGANIA SYSTEMOWE...1 Rozdział 2: INSTALACJA OPROGRAMOWANIA DRUKARKI W SYSTEMIE WINDOWS...2 Instalowanie oprogramowania

Bardziej szczegółowo

(96) Data i numer zgłoszenia patentu europejskiego: 24.09.2004 04762311.1

(96) Data i numer zgłoszenia patentu europejskiego: 24.09.2004 04762311.1 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1689955 (96) Data i numer zgłoszenia patentu europejskiego: 24.09.2004 04762311.1 (13) T3 (51) Int. Cl. E04G1/10 (2006.01)

Bardziej szczegółowo

APLIKACJA COMMAND POSITIONING Z WYKORZYSTANIEM KOMUNIKACJI SIECIOWEJ Z PROTOKOŁEM USS W PRZETWORNICACH MDS/FDS 5000

APLIKACJA COMMAND POSITIONING Z WYKORZYSTANIEM KOMUNIKACJI SIECIOWEJ Z PROTOKOŁEM USS W PRZETWORNICACH MDS/FDS 5000 APLIKACJA COMMAND POSITIONING Z WYKORZYSTANIEM KOMUNIKACJI SIECIOWEJ Z PROTOKOŁEM USS W PRZETWORNICACH MDS/FDS 5000 Autor: Ver: Marcin Ataman 1.0 Spis treści strona 1. Wstęp... 2 2. Pierwsze uruchomienie....

Bardziej szczegółowo

Adresowanie obiektów. Adresowanie bitów. Adresowanie bajtów i słów. Adresowanie bajtów i słów. Adresowanie timerów i liczników. Adresowanie timerów

Adresowanie obiektów. Adresowanie bitów. Adresowanie bajtów i słów. Adresowanie bajtów i słów. Adresowanie timerów i liczników. Adresowanie timerów Adresowanie obiektów Bit - stan pojedynczego sygnału - wejście lub wyjście dyskretne, bit pamięci Bajt - 8 bitów - wartość od -128 do +127 Słowo - 16 bitów - wartość od -32768 do 32767 -wejście lub wyjście

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 7 Jan Kazimirski 1 Pamięć podręczna 2 Pamięć komputera - charakterystyka Położenie Procesor rejestry, pamięć podręczna Pamięć wewnętrzna pamięć podręczna, główna Pamięć zewnętrzna

Bardziej szczegółowo

Dariusz Kozak ZESTAW URUCHOMIENIOWY MIKROKOMPUTERÓW JEDNOUKŁADOWYCH MCS-51 ZUX51. Loader LX51 INSTRUKCJA OBSŁUGI. 2012 DK Wszystkie prawa zastrzeżone

Dariusz Kozak ZESTAW URUCHOMIENIOWY MIKROKOMPUTERÓW JEDNOUKŁADOWYCH MCS-51 ZUX51. Loader LX51 INSTRUKCJA OBSŁUGI. 2012 DK Wszystkie prawa zastrzeżone Dariusz Kozak ZESTAW URUCHOMIENIOWY MIKROKOMPUTERÓW JEDNOUKŁADOWYCH MCS-51 ZUX51 Loader LX51 INSTRUKCJA OBSŁUGI 2012 DK Wszystkie prawa zastrzeżone Kopiowanie, powielanie i rozpowszechnianie jest dozwolone

Bardziej szczegółowo

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność obliczeń a architektura procesorów Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność komputerów Modele wydajności-> szacowanie czasu wykonania zadania Wydajność szybkość realizacji wyznaczonych

Bardziej szczegółowo

3. Sieć PLAN. 3.1 Adresowanie płyt głównych regulatora pco

3. Sieć PLAN. 3.1 Adresowanie płyt głównych regulatora pco 3. Sieć PLAN Wszystkie urządzenia podłączone do sieci plan są identyfikowane za pomocą swoich adresów. Ponieważ terminale użytkownika i płyty główne pco wykorzystują ten sam rodzaj adresów, nie mogą posiadać

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2052830. (96) Data i numer zgłoszenia patentu europejskiego: 21.10.2008 08018365.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2052830. (96) Data i numer zgłoszenia patentu europejskiego: 21.10.2008 08018365. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 202830 Urząd Patentowy Rzeczypospolitej Polskiej (96) Data i numer zgłoszenia patentu europejskiego: 21..2008 0801836.0 (97)

Bardziej szczegółowo

SmartCard Virtual Keyboard. SCVK - instrukcja użytkownika. Wersja 1.1 (2014-09-29)

SmartCard Virtual Keyboard. SCVK - instrukcja użytkownika. Wersja 1.1 (2014-09-29) Wersja 1.1 (2014-09-29) Politechnika Poznańska Pl. Marii Skłodowskiej-Curie 5 60-965 Poznań http://www.put.poznan.pl/ Dział Rozwoju Oprogramowania http://intranet.put.poznan.pl/department/at Dokumentacja

Bardziej szczegółowo

Viatoll Calc v1.3. Viatoll Calc. Instrukcja użytkownika. Strona 1

Viatoll Calc v1.3. Viatoll Calc. Instrukcja użytkownika. Strona 1 Viatoll Calc Instrukcja użytkownika Strona 1 Spis treści 1 Wstęp...3 2 Opis panelu głównego...3 2.1 Menu aplikacji...4 2.2 Tabela z trasami...5 2.3 Strona kalkulatora viatoll...6 2.4 Pasek statusu...7

Bardziej szczegółowo

Mikroinformatyka. Tryb wirtualny

Mikroinformatyka. Tryb wirtualny Mikroinformatyka Tryb wirtualny Tryb wirtualny z ochroną Wprowadzony w 80286. Rozbudowany w 80386. - 4 GB pamięci fizycznej, - 64 TB przestrzeni wirtualnej, - pamięć podzielona na segmenty o rozmiarze

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 12.10.2006 06804347.0

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 12.10.2006 06804347.0 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1943177 Urząd Patentowy Rzeczypospolitej Polskiej (96) Data i numer zgłoszenia patentu europejskiego: 12..2006 06804347.0

Bardziej szczegółowo

Kompilator języka C na procesor 8051 RC51 implementacja

Kompilator języka C na procesor 8051 RC51 implementacja Kompilator języka C na procesor 8051 RC51 implementacja Implementowane typy danych bit 1 bit char lub char signed 8 bitów char unsigned 8 bitów int lub signed int 16 bitów unsigned int 16 bitów long lub

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2113444. (96) Data i numer zgłoszenia patentu europejskiego: 17.04.2009 09158145.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2113444. (96) Data i numer zgłoszenia patentu europejskiego: 17.04.2009 09158145. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2113444 (96) Data i numer zgłoszenia patentu europejskiego: 17.04.09 09814.4 (13) (1) T3 Int.Cl. B62D /04 (06.01) Urząd Patentowy

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1912546. (96) Data i numer zgłoszenia patentu europejskiego: 11.08.2006 06761852.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1912546. (96) Data i numer zgłoszenia patentu europejskiego: 11.08.2006 06761852. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1912546 (96) Data i numer zgłoszenia patentu europejskiego: 11.08.2006 06761852.0 (13) (51) T3 Int.Cl. A47J 41/00 (2006.01)

Bardziej szczegółowo

Instrukcja obsługi urządzenia DS150E z systemem operacyjnym Windows 7. Dangerfield luty 2010 V1.0 Delphi PSS

Instrukcja obsługi urządzenia DS150E z systemem operacyjnym Windows 7. Dangerfield luty 2010 V1.0 Delphi PSS Instrukcja obsługi urządzenia DS150E z systemem operacyjnym Windows 7 Dangerfield luty 2010 V1.0 Delphi PSS 1 SPIS TREŚCI Główne elementy....3 Instrukcje instalacji.......5 Instalacja adaptera Bluetooth.....17

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń

Bardziej szczegółowo

Kurs Podstawowy S7. Spis treści. Dzień 1

Kurs Podstawowy S7. Spis treści. Dzień 1 Spis treści Dzień 1 I System SIMATIC S7 - wprowadzenie (wersja 1401) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6 Podstawowe

Bardziej szczegółowo

Systemy operacyjne III

Systemy operacyjne III Systemy operacyjne III WYKŁAD Jan Kazimirski Pamięć wirtualna Stronicowanie Pamięć podzielona na niewielki bloki Bloki procesu to strony a bloki fizyczne to ramki System operacyjny przechowuje dla każdego

Bardziej szczegółowo

Skrócona instrukcja obsługi grupowego portalu głosowego

Skrócona instrukcja obsługi grupowego portalu głosowego Skrócona instrukcja obsługi grupowego portalu głosowego Konfigurowanie portalu głosowego Do konfigurowania grupowego portalu głosowego służy interfejs internetowy Rysunek 1. Grupa Usługi Portal głosowy

Bardziej szczegółowo

DODATEK A OPIS INTERFEJSU SIECIOWEGO FMP300

DODATEK A OPIS INTERFEJSU SIECIOWEGO FMP300 DODATEK A OPIS INTERFEJSU SIECIOWEGO FMP300 Protokół komunikacji: MODBUS tryb RTU lub ASCII (opcja!) Format przesyłania znaków: - tryb RTU: 1 bit startu, 8 bitów pola danych, bez parzystości, 2 bity stopu

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 23.03.2004 04006994.0

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) (96) Data i numer zgłoszenia patentu europejskiego: 23.03.2004 04006994.0 RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1466532 (96) Data i numer zgłoszenia patentu europejskiego: 23.03.2004 04006994.0 (13) T3 (51) Int. Cl. A23G9/28 A23G9/00

Bardziej szczegółowo

Bazy danych 2. Wykład 1

Bazy danych 2. Wykład 1 Bazy danych 2 Wykład 1 Sprawy organizacyjne Materiały i listy zadań zamieszczane będą na stronie www.math.uni.opole.pl/~ajasi E-mail: standardowy ajasi@math.uni.opole.pl Sprawy organizacyjne Program wykładu

Bardziej szczegółowo

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1777137. (96) Data i numer zgłoszenia patentu europejskiego: 18.10.2006 06021848.

(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1777137. (96) Data i numer zgłoszenia patentu europejskiego: 18.10.2006 06021848. RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 1777137 (96) Data i numer zgłoszenia patentu europejskiego: 18.10.2006 06021848.4 (13) (51) T3 Int.Cl. B62B 3/18 (2006.01)

Bardziej szczegółowo

Samsung Universal Print Driver Podręcznik użytkownika

Samsung Universal Print Driver Podręcznik użytkownika Samsung Universal Print Driver Podręcznik użytkownika wyobraź sobie możliwości Copyright 2009 Samsung Electronics Co., Ltd. Wszelkie prawa zastrzeżone. Ten podręcznik administratora dostarczono tylko w

Bardziej szczegółowo

Podstawowe zadanie komputera to wykonywanie programu Program składa się z rozkazów przechowywanych w pamięci Rozkazy są przetwarzane w dwu krokach:

Podstawowe zadanie komputera to wykonywanie programu Program składa się z rozkazów przechowywanych w pamięci Rozkazy są przetwarzane w dwu krokach: Rok akademicki 2012/2013, Wykład nr 6 2/46 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2012/2013

Bardziej szczegółowo

Urządzenia zewnętrzne

Urządzenia zewnętrzne Urządzenia zewnętrzne SZYNA ADRESOWA SZYNA DANYCH SZYNA STEROWANIA ZEGAR PROCESOR PAMIĘC UKŁADY WE/WY Centralna jednostka przetw arzająca (CPU) DANE PROGRAMY WYNIKI... URZ. ZEWN. MO NITORY, DRUKARKI, CZYTNIKI,...

Bardziej szczegółowo

Instrukcja uzyskiwania kodu dostępu do oprogramowania ESItronic za pomocą Internetu.

Instrukcja uzyskiwania kodu dostępu do oprogramowania ESItronic za pomocą Internetu. Instrukcja uzyskiwania kodu dostępu do oprogramowania ESItronic za pomocą Internetu. Niektóre rodzaje informacji w programie ESI[tronic] są zablokowane i żeby z nich korzystać, należy je przedtem udostępnić.

Bardziej szczegółowo

Ustalanie dostępu do plików - Windows XP Home/Professional

Ustalanie dostępu do plików - Windows XP Home/Professional Ustalanie dostępu do plików - Windows XP Home/Professional Aby edytować atrybuty dostępu do plikow/ katalogow w systemie plików NTFS wpierw sprawdź czy jest Wyłączone proste udostępnianie czyli przejdź

Bardziej szczegółowo

1. Cel ćwiczenia. 2. Podłączenia urządzeń zewnętrznych w sterowniku VersaMax Micro

1. Cel ćwiczenia. 2. Podłączenia urządzeń zewnętrznych w sterowniku VersaMax Micro 1. Cel ćwiczenia Celem ćwiczenia jest zaprojektowanie sterowania układem pozycjonowania z wykorzystaniem sterownika VersaMax Micro oraz silnika krokowego. Do algorytmu pozycjonowania wykorzystać licznik

Bardziej szczegółowo

TM-47.1-2 PROGRAM TERMINALA RS232 DLA MULTIPLEKSERA 8XRS232 / ETHERNET 10BASE-T

TM-47.1-2 PROGRAM TERMINALA RS232 DLA MULTIPLEKSERA 8XRS232 / ETHERNET 10BASE-T LANEX S.A. ul. Ceramiczna 8 20-150 Lublin tel. (081) 444 10 11 tel/fax. (081) 740 35 70 TM-47.1-2 PROGRAM TERMINALA RS232 DLA MULTIPLEKSERA 8XRS232 / ETHERNET 10BASE-T LANEX S.A., ul.ceramiczna 8, 20-150

Bardziej szczegółowo

Systemy Operacyjne Pamięć wirtualna cz. 2

Systemy Operacyjne Pamięć wirtualna cz. 2 Systemy Operacyjne Pamięć wirtualna cz. 2 Arkadiusz Chrobot Katedra Informatyki, Politechnika Świętokrzyska w Kielcach Kielce, 20 stycznia 2007 1 1 Wstęp 2 Minimalna liczba ramek 3 Algorytmy przydziału

Bardziej szczegółowo

Minimalna wspierana wersja systemu Android to 2.3.3 zalecana 4.0. Ta dokumentacja została wykonana na telefonie HUAWEI ASCEND P7 z Android 4.

Minimalna wspierana wersja systemu Android to 2.3.3 zalecana 4.0. Ta dokumentacja została wykonana na telefonie HUAWEI ASCEND P7 z Android 4. Dokumentacja dla Scandroid. Minimalna wspierana wersja systemu Android to 2.3.3 zalecana 4.0. Ta dokumentacja została wykonana na telefonie HUAWEI ASCEND P7 z Android 4. Scandroid to aplikacja przeznaczona

Bardziej szczegółowo

Wykład 8. Pamięć wirtualna. Wojciech Kwedlo, Wykład z Systemów Operacyjnych -1- Wydział Informatyki PB

Wykład 8. Pamięć wirtualna. Wojciech Kwedlo, Wykład z Systemów Operacyjnych -1- Wydział Informatyki PB Wykład 8 Pamięć wirtualna Wojciech Kwedlo, Wykład z Systemów Operacyjnych -1- Wydział Informatyki PB Wprowadzenie Podstawowa idea: System operacyjny pozwala na wykorzystanie pamięci o pojemności większej,

Bardziej szczegółowo

(12) OPIS PATENTOWY (19) PL (11) 180331 (13) B1 PL 180331 B1 H04M 11/00 H04L 12/16 G06F 13/00 RZECZPOSPOLITA POLSKA. (21) Numer zgłoszenia: 315315

(12) OPIS PATENTOWY (19) PL (11) 180331 (13) B1 PL 180331 B1 H04M 11/00 H04L 12/16 G06F 13/00 RZECZPOSPOLITA POLSKA. (21) Numer zgłoszenia: 315315 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 180331 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 315315 (22) Data zgłoszenia: 17.07.1996 (51) IntCl7: H04M 1/64 H04M

Bardziej szczegółowo

SmartDRIVE protokół transmisji szeregowej RS-485

SmartDRIVE protokół transmisji szeregowej RS-485 SmartDRIVE protokół transmisji szeregowej RS-485 Dokumentacja przygotowana przez firmę Gryftec w oparciu o oryginalną dokumentację dostarczoną przez firmę Westline GRYFTEC 1 / 12 1. Przegląd Kontrolery

Bardziej szczegółowo