Architektura x86 ( IA32 ) Technologia : CISC + RISC

Wielkość: px
Rozpocząć pokaz od strony:

Download "Architektura x86 ( IA32 ) Technologia : CISC + RISC"

Transkrypt

1 1

2 Architektura x86 ( IA32 ) AMD Intel Technologia : CISC + RISC 2

3 General view on IA32/x86/IA64 Processors Intel IA32 Microarchitecture Core AMD IA32 Microarchitecture Opteron Intel IA64 microarchitecture 3

4 Intel Confidential 4

5 AMD core Istanbul Magny Cours 45nm (2010) (Opteron 6100) 2.3 GHz 12 (2x6) rdzeni, HyperTransport 3, DDR3, 512KB L2 cache/core 12 MB cache L3 Bulldozer module (Q1 11, Q3 11), Valencia (2011) (Opteron 4200) 4 x Bulldozer Module Interlagos (2011) (Opteron 6200) 2 x Valencia (Q4 11) 32nm, 16 core, GHz 256/128b rejestru (AVX) 'SSE5' (FMA4, CVT16) HT3, 6.4GT/s=102.4 GB/s 10

6 AMD 2010 AMD Fusion APU (CPU + GPU) For mobile devices at present Brazos platform: Ontario, Zacate (40nm) 1-2 cores CPU 64-bit ( GHz), DDR3, 9-18W Radeon HD 6xxx with 80 SP graphical cores MHz 11

7 12

8 Technologia firmy Intel Wydajność Proces technologiczny Architektura Architektura Intel NetBurst Technologia hiperwątkowa Core Micro- Architecture (2 nd, 3 rd, 4 th generation) Technologia mobilna Intel Centrino Architektura Itanium 2 Oprogramowanie 13

9 Intel Firma Technologiczna Technologia i produkcja układów scalonych Architektury cyfrowych urządzeń komputerowych i komunikacyjnych

10 Intel s Core Technologies EUV Lithography Transistor 20nm, 20GHz 1 Billion transistors proto 300mm Wafers Copyright , Intel Corporation. All rights reserved. Manufacturing (32nm & less) 15

11 Copyright , Intel Corporation. All rights reserved. 16

12 Copyright , Intel Corporation. All rights reserved. 17

13 Copyright , Intel Corporation. All rights reserved. 18

14 Technology Leadership: Silicon Future 90nm nm nm nm nm 25 nm 22nm 2011 Ivy Bridge 3rd generation Core Transistor performance +30% Switching power -20% 14nm nm nm 2017 Roadmap Research

15 Intel 22nm Tri-Gate Technology Smaller: 1 o Faster, 2 o Less Power 22nm Planar -0.2V Fakty: Tranzystor w procesorze ma przewodzić jak najwięcej prądu w stanie włączonym (przewodzenia), Jak najmniej w stanie wyłączonym (blokady), Przełączać się pomiędzy tymi stanami możliwie jak najszybciej. Im mniejsza jest ilość prądu przewodzona przez tranzystor w stanie wyłączonym, tym mniejsze są tzw. upływy (lub inaczej straty), co przekłada się na spadek poboru energii przez procesor. Im większa jest ilość prądu przewodzona przez tranzystor w stanie włączonym, tym niższe napięcie wystarczy do przeniesienia tego samego ładunku, co w konsekwencji pozwala obniżyć napięcie zasilające procesor. Czas przełączania się tranzystorów pomiędzy stanami pracy determinuje natomiast możliwe do osiągnięcia przez cały procesor częstotliwości taktowania. Poprawa przewodzenia w stanie aktywnym skraca czas przełączania.

16 Limit to Visibility Remains ~ Decade TECHNOLOGY GENERATION 45nm nm nm nm nm nm 2017 Beyond 2020 MANUFACTURING DEVELOPMENT RESEARCH Carbon Nanotube ~1nm diameter QW III-V Device 5nm Not to scale Nanowire 10 atoms across Graphene 1 atom thick 5 nm memrystor

17 Memrystor = rezystor (opornik), którego rezystancję da się ustawić i która jest przez niego zapamiętywana po odłączeniu prądu HP Labs. memrystor (2008) Leo Chua, Berkeley, ca Macierz 17 memrystorów, zbudowanych ze zubożonego w tlen dwutlenku tytanu, stworzona sfotografowana przy użyciu mikroskopu elektronowego. Przewody mają szerokość ok. 50 nm (szerokość 150 warstw atomów). Prąd elektryczny płynący przez memrystory zmienia stany atomowe tlenu, co powoduje stopniowe i trwałe zmiany w ich oporności elektrycznej. pamięć nieulotna, ale również stała, a może nawet jednostka obliczeniowa (CPU, RAM, Disk?) Budowa pojedynczej komórki memrystora z domieszką dwutlenku tytanu. U góry: mała przewodność elektryczna; na dole: duża przewodność elektryczna. 22

18 A Rich History of Silicon and Software Innovation for HPC UNIX Compilers VTune Perf Analyzer Math Kernel Library Linux Compilers MPI Library OpenMP support Threading Building Blocks Multi-core support Hyperthreading support Cluster Toolkit Cilk, CoArray Fortran support

19 Dynamika rozwoju procesorów Intel Pentium (Netburst) do ~2006 Core, Core Nehalem (Core i3/i5/i7) 2009 Sandy Bridge (Core 2 nd Generation) 2011 Ivy Brigde (Core 3 rd Generation) 2012 Haswell (Core 4 th Generation) 2013

20 Technologia Intel NetBurst Pentium 4 Mikroarchitektura Intel NetBurst posiadała wydłużony do 20 (do 31!!) etapów potok przetwarzania (instruction pipeline) Zwiększając znacząco wydajność procesora i pozwalając na stosowanie wysokich częstotliwości konieczność Niekorzystne: Wysoka częstotliwość wyższe wydzielanie ciepła Trudności w zarządzaniu dłuższym potokiem Prefetch Decode Decode Exec Wrtbck Mikroarchitektura P5 233MHz Fetch Fetch Decode Decode Decode Rename ROB Rd Rdy/Sch Dispatch Exec Mikroarchitektura P GHz GHz TC Nxt IP TC Fetch Drive Alloc Rename Que Sch Sch Sch Disp Disp RF RF Ex Flgs Br Ck Drive Mikroarchitektura Intel NetBurst 26

21 Intel Core Micro-architecture Q Wide Dynamic Execution Advanced Digital Media Boost + New Innovations Intel Core Microarchitecture Smart Memory Access Advanced Smart Cache Mobile Microarchitecture Intelligent Power Capability

22 Performance perf f ipc The Design Complexities perf processor performance f frequency ipc instructions per cycle Goal is High Performance and Low Power power C * V 2 * f t * V * I * f V * short I leak power C V 2 f I short -- short circuit current during switching t period I leak is the leakage current power V 3 V f C gates capacitance V voltage swing in charging 30

23 Copyright 2006, Intel Corporation. All rights reserved. Third party marks and brands are the property of their respective owners. All products, dates, and figures are preliminary and are subject to change without any notice. NetBurst Architecture Pentium

24 Copyright 2006, Intel Corporation. All rights reserved. Third party marks and brands are the property of their respective owners. All products, dates, and figures are preliminary and are subject to change without any notice. Core Architecture

25 Core Architecture NetBurst Architecture Pentium Copyright 2006, Intel Corporation. All rights reserved. Third party marks and brands are the property of their respective owners. All products, dates, and figures are preliminary and are subject to change without any notice.

26 Intel NetBurst Core Architecture Copyright 2006, Intel Corporation. All rights reserved. Third party marks and brands are the property of their respective owners. All products, dates, and figures are preliminary and are subject to change without any notice.

27 Intel Core 2 Architecture Copyright 2006, Intel Corporation. All rights reserved. Third party marks and brands are the property of their respective owners. All products, dates, and figures are preliminary and are subject to change without any notice. Xeon 5160 Woodcrest Wide Dynamic Execution Advanced Digital Media Boost Smart Memory Access Advanced Smart Cache Intelligent Power Capability

28 Scalability Scalar plus many core for highly threaded workloads Large, Scalar cores for high single-thread performance Multi-core array CMP with ~10 cores Many-core array CMP with 10s-100s low power cores Capable of TFLOPS+ Full System-on-Chip Servers, workstations, embedded Dual core Symmetric multithreading

29 Xeon 7500 Zaczynamy: przegląd rozwoju współczesnej architektury Intel Core

30 Porównanie maszyn o 2 procesorach

31 Porównanie maszyn 4-procesorowych

32 Xeon 7500

33 (2 threads/core) C O R E 1 C O R E 2 S (serwer: Xeon 7500, desktop: Core i7) C O R E 3 C O R E 4 C O R E 5 EX C O R E 6 C O R E 7 C O R E M Shared Last Level Cache Integrated Memory Controller Interconnect controller 4 Intel Scalable Memory Interconnect 4 Full-width Intel QuickPath Interconnects Integrated Memory Controller 3 Ch DDR3 Core Core Core Core - Obsługa 8 wątków - 8 MB pamięci cache L3 Shared L3 Cache - obsługa IMC (Integrated Memory Controller) - obsługa trójkanałowej pamięci DDR3 - obsługa QPI oraz dodanie kolejnych siedmiu instrukcji SSE4 Q P I

34 Advanced Reliability Xeon 7500 (Nehalem) Reliability Features Memory Inter-socket Memory Mirroring Intel Scalable Memory Interconnect (Intel SMI) Lane Failover Intel SMI Clock Fail Over Intel SMI Packet Retry Memory Address Parity Failed DIMM Isolation Physical Memory Board Hot Add/remove Dynamic Memory Migration* Dynamic/OS Memory On-lining (capacity change)* Recovery from Single DRAM Device Failure (SDDC) plus random bit error Memory Thermal Throttling Demand and Patrol scrubbing Fail Over from Single DRAM Device Failure (SDDC) Memory DIMM and Rank Sparing Intra-socket Memory Mirroring Mirrored Memory Board Hot Add/Remove I/O Hub Physical IOH Hot Add** Dynamic/OS IOH On-lining (capacity change)* PCI-E Hot Plug CPU/Socket Machine Check Architecture (MCA) recovery Corrected Machine Check Interrupt (CMCI) Corrupt Data Containment Dynamic OS Assisted Processor Socket Migration* OS CPU on-lining (capacity change)* Physical CPU Board Hot Add/remove** Electronically Isolated (Static) Partitioning** Intel QuickPath Interconnect Intel QPI Packet Retry Intel QPI Protocol Protection via CRC (8bit or 16bit rolling) QPI Clock Fail Over QPI Self-Healing QPI Viral Mode Bold text denoted new feature for Xeon 7500 * Feature requires OS support, check with your OS vendor for support plans ** Feature is supported by Intel, but requires OEM server implementation and validation; may also require OS support Over 20 New RAS features across the entire platform 43

35 X4 PCIe Gen1 Boxboro-EX Connectivity Fully-connected (4 Intel QuickPath interconnects/ Socket) 6.4 GT/s or 4.8 GT/s on all links Socket-LS With 2 IOHs: 82 PCIe lanes (72 Gen2 lanes + 4 Gen1 lanes on unused ESI port + 6 Gen1 ICH9 lanes) With 3 IOHs: 122 PCIe lanes (108 Gen2 lanes with 8 Gen1 lanes on unused ESI ports + 6 Gen1 ICH9 lanes) X4 ESI Nehalem-EX Nehalem-EX Boxboro Intel QuickPath interconnects Nehalem-EX Nehalem-EX Boxboro Memory CPU-integrated Intel QuickPath memory controller Registered DDR3 800/1067 MHz via on-board memory buffer 64 DIMM support (4:1 DIMM to buffer ratio) Technologies & Enabling Intel Dynamic Power Node Manager Security: TPM 1.2, Measured Boot, UEFI I/O: Intel I/OAT with Niantic and Kawela RAS features ICH 10* x8 2x4 x8 x8 x8 x4 2x4 2x4 Kawela /Niantic E-Net 1 & 10GbE 2x4 Intel & TPV RAID Cards SATA/SAS x8 x8 x8 x8 x4 x16 *ICH SKUs supported: ICH10 base and ICH10R only x16 3rd Party PCIe Devices IBA, PCIe SW, etc. All products, computer systems, dates, and figures specified are preliminary based on current expectations, and are subject to change without notice. 44

36 Modular Platform Wide Range of Xeon 7500 Platforms 2-socket (8S) 4S (64DIMMs) 4+4 (8S) Add l configs via OEM-specific scaling tech (up to 256s) 2+2 (4S) 4S (32DIMMs) Xeon 7500 CPU Socket Intel QuickPath Interconnect I/O Hub Memory 3rd partry Node Controller (non-intel) OEM interconnect... 45

37 Intel Tick - Tock Development Model 2 nd generation 3 rd generation 4 th generation Gfx integration Westmere (6-, 8-, 10-cores, E7 family) (April 8, 2011: 10-cores)

38 32 nm SNB (SandyBridge) Xeon E5 2 nd generation Core i Porównanie 45 nm Core i7 Nahelem 49

39 SNB Core: New Features AVX Instructions Gen3 x16 Gen3 x16 Gen3 x8 Sandy Bridge IIO QPI QPI 8 QPI 8 PCIe BW: ~300% Cache BW automatically scales with core frequency C C C C 20MB Cache C C C C Socket to Socket BW: ~250% Cache BW: ~800% On-Die Interconnect BW: ~900% MC DDR3 BW: ~200% DDR3 DDR3 DDR3 DDR3 50

40 Sandy Bridge Microarchitecture Highlights Instruction Fetch & Decode Allocate/Rename/Retire Zeroing Idioms New! Scheduler (Port names as used by Intel Architecture Code Analyzer) Port 0 Port 1 Port 5 Port 2 Port 3 Port 4 ALU VI MUL SSE MUL ALU VI ADD SSE ADD ALU JMP SSE Shuf Load Store Address Load Store Address STD DIV * Int Blend AVX FP ADD AVX/FP Shuf AVX/FP Bool AVX FP MUL Imm Blend Memory Control 53 1-per-cycle 256-bit multiply, add, and shuffle Load double the data with Intel microarchitecture (Sandy Bridge) * Not fully pipelined 48 bytes/cycle L1 Data Cache

41 Intel Advanced Vector Extensions (Intel AVX) A 256-bit vector extension to SSE Intel AVX extends all 16 XMM registers to 256bits Intel AVX works on either The whole 256-bits The lower 128-bits (like existing SSE instructions) A drop-in replacement for all existing scalar/128-bit SSE instructions The new state extends/overlays SSE The lower part (bits 0-127) of the YMM registers is mapped onto XMM registers Intel Sandy Bridge microarchitecture targets a full-performance first implementation 256-bit Multiply, Add and Shuffle engines (2X today) 2nd load port etc. YMM0 XMM0 256 bits (2010) 128 bits (1999)

42 FP SIMD Calculations (With & w/o AVX) Reg A (Source) Reg B (Source + Destination) Multiply Multiply Multiply Multiply Single Precision No AVX Reg A (Source) Reg B (Source + Destination) Multiply Multiply Multiply Multiply Multiply Multiply Multiply Multiply Single Precision With AVX

43 AVX FP Performance Enhancements New 256-bit SIMD (FP) instructions Current SIMD instructions are 128-bit Allows twice as many FP Ops per instruction. FMA (Fuse Multiply Accumulate) D=(A * B) + C Both FP Ops completed with one instruction, one clock Twice as many FP Ops per inst, than a typical SIMD inst.

44 Example: How much AVX can accelerate DEGMM? There are a couple of matrix multiplication algorithms known today. [Cauchy, Strassen, Coppersmith and Winograd s] All of them are trying to decrease the total number of the most expensive calculations which are multiplications Most universal is Cauchy method The Cauchy brute-force algorithm requires n 3 multiplications operations. The Stassen algorithm reduces number of operations to order of n 2.8. Intel MKL is the best implementation for DGEMM calculation especially with AVX support.

45 Evaluation of Matrix Multiplications Algorithms 8192 x 8192 SSE 4.2 Cauchy 360.5s AVX Cauchy 320.2s [13%] SSE 4.2 MKL 78s AVX MKL 42s [86%] SSE 4.2 Strassen s AVX Strassen s

46 Porównanie Sandy Bridge z Ivy Bridge Ivy Bridge: 3rd generation Core (desktop, mobile, Q2 2012, servers Q4 2012) (2 nd /3 rd generation Core)

47 Intel Floating Point Roadmap Dual Precsion FLOPS/Clock/Core SSE 4.2 AVX AVX2 AVX Haswell

48 Floating-Point Performance (Peak) per Core AVX2 Haswell 16 DP (32 SP) FMA (*,+) FMA (*,+) 2x AVX Sandy Bridge 8 DP (16 SP) MUL (*) ADD (+) SSE4 Nehalem 4 DP (8 SP) MUL (*) ADD (+) 2x

49 What s more?

50 Texture Logic System Interface Memory Controller Fixed Function Display Interface Memory Memory Controller Larrabee Project Hybrid-Heterogeneous ca Many Integrated Core (MIC) coprocessor LLarabee Block Diagram Multi-Threaded Wide Threaded SIMD Wide SIMD I$ D$ I$ D$ Multi-Threaded Wide Threaded SIMD Wide SIMD I$ D$... Multi-Threaded Wide Threaded SIMD Wide SIMD I$ D$ I$ D$ L2 Cache Multi-Threaded Wide Threaded SIMD Wide SIMD I$ D$ I$ D$... for GPGPU tasks originally (ca. 2009) now for computing Based on multiple x86 cores (simplified with extensions) In-order, short pipeline 16-wide vector units (512 bit) Extended instruction set 4-way multithreading each core Fully coherent cache 1024-bit ring bus Dedicated texture logic Supports virtual memory

51 MIC..PHI.. Knights Corner / Knights Landing Multiple IA cores 16-wide vector units (512b) 1024-bit ring bus - In-order, short pipeline - Extended instruction set GDDR5 memory -Multi-thread support Fully coherent caches - Supports virtual memory Fuse instruction (FMAD) (2 x 512b pipe) Standard IA Shared Memory Programming

52 Knights Landing (as of ) Up to 36 PCIe 3.0 lanes (2015) 60+ cores 2D mesh Out-of-Order Cores (2015) Omni-Path optional (2015)

53 Knights Landing

54 XEON XEON PHI Intel Xeon Processor Roadmap Plan for HPC Future Knights Corner Knights Landing... 22nm KNI PCIe Card GDDR TFLOPS [DP-F.P. peak] 4-6 GFLOPS/W 14nm AVX3.1 Socket & PCIe Card DDR4 PCIe3 ~3+ TFLOPS [DP-F.P. peak] GFLOPS/W 87 GFLOPS [DP-F.P. peak] 185 GFLOPS [DP-F.P. peak] ~225 GFLOPS [DP-F.P. peak] ~500 GFLOPS [DP-F.P. peak] tbd GFLOPS [DP-F.P. peak] tbd GFLOPS [DP-F.P. peak] Westmere Sandy Bridge Ivy Bridge Haswell Broadwell Skylake... 32nm SSE4.2 DDR3 PCIe2 32nm AVX DDR3 PCIe3 22nm 22nm AVX2 DDR4 PCIe3 14nm 14nm AVX3.2 DDR4 PCIe4 Forecast and Estimations, in Planning & Targets Potential future options, subject to change without notice. Codenames. All timeframes, features, products and dates are preliminary forecasts and subject to change without further notification.

55 Intel s Assets for HPC Processors Intel Xeon Processor Co-Processor Intel Many Integrated Core Intel Fabrics Software & Services Intel Storage

56 Porównania IBM Power8 z Intel Haswell EP (Microprocessor Report 2014) 86

57 INNE PROCESORY I INICJATYWY

58 ARM Processor (Acorn Computers, Ltd. 1983: Acorn RISC Machine) Advanced RISC Machines Low power applications Mobile and embedded market Architecture: "Application" profile: Cortex-A series "Real-time" profile: Cortex-R series "Microcontroller" profile: Cortex-M series Nvidia zapowiada produkcję procesorów w architekturze ARM NVIDIA nabyła licencję na architekturę ARM i rozpoczyna rozwój procesorów nowej generacji, stanowiących połączenie procesora graficznego z centralnym. (1.2011) 88

59 Optimized ARM Mobile Computing Block Diagram ARM Cortex Application Processors Cortex -A Series - High performance processors for open Operating Systems Cortex Application Processors deliver exceptional performance of up to 2GHz+ typical frequency in advanced process nodes, enabling the next generation of mobile internet devices. The processors are available in single-core and multi-core varieties, delivering up to four processing units with optional NEON multimedia processing blocks and advanced FP execution units. System on the Chip (SoC) 89

60 4xARM + 6xDSP (TI) 90

61 GPU: TESLA Początki: OpenGL standard programowania grafiki Marek Hołyński 91

62 Commodity plus Accelerator Commodity Accelerator (GPU) Intel Xeon 8 cores 3 GHz 8*4 ops/cycle 96 Gflop/s (DP) Nvidia C2050 Fermi 448 Cuda cores 1.15 GHz 448 ops/cycle 515 Gflop/s (DP) Interconnect PCI-X 16 lane 64 Gb/s 1 GW/s 3 GB ACK: J. Dongarra 93

63 94

64 C1060 Diagram 95

65 Tesla Nvidia FERMI C2050/2070 diagram 98

66 Tesla Nvidia FERMI C2050/2070 streaming processor (SP) diagram Core = SP = SM Wrap: 32 cores work in parallel on 32 instructions at a time from a bundle of 32 threads 99

67 NVIDIA GPUDirect Technology Mellanox Originally Improvement: 30% comm, 40% application 100

68 Programming Nvidia CUDA OpenCL OpenACC 101

69 102

70 WOC words of code added, OpenACC Cray version 103

71 Specification for Nvidia Tesla Fermi C2050/70 GPU Parameters Number of processors 448 Memory (GDDR5), C GB Memory (GDDR5), C GB Internal bandwidth 153 GB/s Clock Cycle 1.15 GHz Peak Perfomance (32-bit) 1.03 Tflop/s Peak Perfomance (64-bit) 515 Gflop/s Power requirement (peak) 238 W Interconnect (PCIe Gen2) 8, 4 GB/s;16, 8 GB/s Error correction Yes Floating-point support Full (32/64-bit) From these specifications can be derived that 2 32-bit floating-point results per core per cycle can be delivered. The peak power requirement given will probably be an appropriate measure for HPC workloads. 104

72 Nvidia The two products: (Tesla) Fermi Kepler released in 2011, 28nm process. Estimated double-precision performance (ca. 1.4 Tflops DP) of 4-6GFlops/watt. Maxwell released (initially) in 2013, 22nm process. Estimated double-precision performance of Gflops/watt (16 x Fermi). 105

73 107

74 KEPLER 108

75 Przykładowa instalacja w ACK Cyfronet AGH IBM: NVIDIA's GPU computing ambitions got a major boost today with IBM's announcement of the idataplex dx360 M3. The new HPC server pairs two Tesla GPUs with two CPUs inside the same server chassis. CHARAKTERYSTYKA SYSTEMU KLASTROWEGO (wykorzystuje serwery HP) 2011 maj 2012 Liczba węzłów Liczba procesorów Liczba rdzeni 288 Typ procesora Intel Xeon X5670(6 core) Intel Xeon (6 core) Liczba kart graficznych x 8 = 160 Typ kart graficznych (Fermi) M2050 M2090 Ilość pamięci RAM w ramach karty graficznej Ilość rdzeni obliczeniowych karty graficznej 3GB GDDR GB GDDR5 Całkowita Ilość pamięci RAM 1,7TB 1,92 TB 112

76 Supercomputer Zeus Xeon, 23 TB, 169 TFlops Opteron, 26 TB, 61 TFlops Xeon, 3,6 TB, 136 TFlops Xeon, 6 TB, 8 TFlops ZEUS Statistics 2012 Users needs taken into account Almost 8 mln jobs 21,000+ daily 80 mln CPU hours 9130 years 800+ active users 100PB+ usage of scratch The longest job: 76 days The biggest job: 576 cores Ca. 50% CPU time for multicore jobs 113

77 O czym mówiliśmy do tej pory? Potrzeba rozwoju architektur komputerowych Sposoby oceny wydajności w obl. technicznych komercyjnych i OLTP Procesory CISC RISC EPIC kolejne zagadnienie Najbardziej popularne: Intel, AMD, Power CMP i SMT Producenci

Implementacje nowych technologii serwerowych

Implementacje nowych technologii serwerowych Implementacje nowych technologii serwerowych Technologie serwerowe - nowości Nowe generacje procesorów, proces technologiczny Serwery w nowych formach: 2U TwinPro2, 2U Twin, FatTwin, MicroCloud Rozwiązania

Bardziej szczegółowo

Zaprojektuj optymalne środowisko serwerowe z najnowszymi maszynami IBM

Zaprojektuj optymalne środowisko serwerowe z najnowszymi maszynami IBM Michał Stryga 31/03/2010 Zaprojektuj optymalne środowisko serwerowe z najnowszymi maszynami IBM Smarter systems for a Smarter Planet. Trendy w projektowaniu infrastruktury serwerowej Cloud Computing +

Bardziej szczegółowo

Architektury komputerów Architektury i wydajność. Tomasz Dziubich

Architektury komputerów Architektury i wydajność. Tomasz Dziubich Architektury komputerów Architektury i wydajność Tomasz Dziubich Przetwarzanie potokowe Przetwarzanie sekwencyjne Przetwarzanie potokowe Architektura superpotokowa W przetwarzaniu potokowym podczas niektórych

Bardziej szczegółowo

Oprogramowanie na miarę z13

Oprogramowanie na miarę z13 Oprogramowanie na miarę z13 Sebastian Milej, Zespół Oprogramowania Mainframe 11 lutego 2015 IBM z Systems to rozwiązanie kompletne Analytics Clo ud Securit y Mobile Socia l Technologia półprzewodników

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Procesory rodziny x86. Dariusz Chaberski

Procesory rodziny x86. Dariusz Chaberski Procesory rodziny x86 Dariusz Chaberski 8086 produkowany od 1978 magistrala adresowa - 20 bitów (1 MB) magistrala danych - 16 bitów wielkość instrukcji - od 1 do 6 bajtów częstotliwośc pracy od 5 MHz (IBM

Bardziej szczegółowo

Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP

Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP Wykład przetwarzanie równoległe cz.3 NUMA versus SMP systemy wieloprocesorowe NUMA- każdy procesor jest bliżej

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Home Software Hardware Benchmarks Services Store Support Forums About Us

Home Software Hardware Benchmarks Services Store Support Forums About Us Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» CPU List CPU Benchmarks Video Card Benchmarks Hard Drive Benchmarks RAM PC Systems Android

Bardziej szczegółowo

Home Software Hardware Benchmarks Services Store Support Forums About Us

Home Software Hardware Benchmarks Services Store Support Forums About Us Pass - CPU Benchmarks - List of Benchmarked CPUs Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» CPU List CPU Benchmarks Video Card Benchmarks

Bardziej szczegółowo

Budowa komputera: dr inż. Jarosław Forenc. Zestaw komputerowy Jednostka centralna. płyta główna (przykłady, standardy)

Budowa komputera: dr inż. Jarosław Forenc. Zestaw komputerowy Jednostka centralna. płyta główna (przykłady, standardy) Rok akademicki 2010/2011, Wykład nr 7 2/56 Plan wykładu nr 7 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2010/2011

Bardziej szczegółowo

Bibliografia: pl.wikipedia.org www.intel.com. Historia i rodzaje procesorów w firmy Intel

Bibliografia: pl.wikipedia.org www.intel.com. Historia i rodzaje procesorów w firmy Intel Bibliografia: pl.wikipedia.org www.intel.com Historia i rodzaje procesorów w firmy Intel Specyfikacja Lista mikroprocesorów produkowanych przez firmę Intel 4-bitowe 4004 4040 8-bitowe x86 IA-64 8008 8080

Bardziej szczegółowo

Metodyki projektowania i modelowania systemów Cyganek & Kasperek & Rajda 2013 Katedra Elektroniki AGH

Metodyki projektowania i modelowania systemów Cyganek & Kasperek & Rajda 2013 Katedra Elektroniki AGH Kierunek Elektronika i Telekomunikacja, Studia II stopnia Specjalność: Systemy wbudowane Metodyki projektowania i modelowania systemów Cyganek & Kasperek & Rajda 2013 Katedra Elektroniki AGH Zagadnienia

Bardziej szczegółowo

Platforma ex5 i rozszerzenia serwerów System x. Marcin Rzeczkowski IBM Innovation Centers

Platforma ex5 i rozszerzenia serwerów System x. Marcin Rzeczkowski IBM Innovation Centers Platforma ex5 i rozszerzenia serwerów System x Marcin Rzeczkowski IBM Innovation Centers Wysoka wydajność Duże projekty integracyjne Scale up / SMP computing ex5 Systems Niski koszt utrzymania TCO Uproszczenie

Bardziej szczegółowo

Procesory. Schemat budowy procesora

Procesory. Schemat budowy procesora Procesory Procesor jednostka centralna (CPU Central Processing Unit) to sekwencyjne urządzenie cyfrowe którego zadaniem jest wykonywanie rozkazów i sterowanie pracą wszystkich pozostałych bloków systemu

Bardziej szczegółowo

dr inż. Jarosław Forenc

dr inż. Jarosław Forenc Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2010/2011 Wykład nr 7 (13.05.2011) Rok akademicki 2010/2011, Wykład

Bardziej szczegółowo

PassMark - CPU Benchmarks - List of Benchmarked CPUs

PassMark - CPU Benchmarks - List of Benchmarked CPUs Pass - CPU Benchmarks - List of Benchmarked CPUs Strona 1 z 32 Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» CPU List CPU Benchmarks

Bardziej szczegółowo

Technologia Informacyjna Wykład II Jak wygląda komputer?

Technologia Informacyjna Wykład II Jak wygląda komputer? Technologia Informacyjna Wykład II Jak wygląda komputer? A. Matuszak 18 października 2010 A. Matuszak Technologia Informacyjna Wykład II Jak wygląda komputer? A. Matuszak (2) Technologia Informacyjna Wykład

Bardziej szczegółowo

Macierze All Flash. Czy to jest alternatywa dla macierzy klasy Enterprise? Krzysztof Jamiołkowski HP EG Storage Solutions Architect

Macierze All Flash. Czy to jest alternatywa dla macierzy klasy Enterprise? Krzysztof Jamiołkowski HP EG Storage Solutions Architect Innowacje w przetwarzaniu danych Macierze All Flash Czy to jest alternatywa dla macierzy klasy Enterprise? Krzysztof Jamiołkowski HP EG Storage Solutions Architect Definicja macierzy Enterprise Cechy charakterystyczne

Bardziej szczegółowo

Szczypta historii. 2010 Inteligentne rozmieszczanie. Pierwszy magnetyczny dysk twardy. Macierz RAID. Wirtualizacja. danych

Szczypta historii. 2010 Inteligentne rozmieszczanie. Pierwszy magnetyczny dysk twardy. Macierz RAID. Wirtualizacja. danych Szczypta historii 1956 Pierwszy magnetyczny dysk twardy IBM 305 RAMAC (Random Access Method of Accounting and Control). 50 dysków o średnicy ok. 60 cm - 5 MB. 1993 Macierz RAID Grupa dysków jest widziana

Bardziej szczegółowo

Programowanie z wykorzystaniem technologii CUDA i OpenCL Wykład 1

Programowanie z wykorzystaniem technologii CUDA i OpenCL Wykład 1 Programowanie z wykorzystaniem technologii CUDA i OpenCL Wykład 1 Organizacja przedmiotu Dr inż. Robert Banasiak Dr inż. Paweł Kapusta 1 2 Nasze kompetencje R n D Tomografia 3D To nie tylko statyczny obraz!

Bardziej szczegółowo

Chmura prywatna od podstaw Nowoczesny storage w rozwiązaniach chmury prywatnej z NetApp

Chmura prywatna od podstaw Nowoczesny storage w rozwiązaniach chmury prywatnej z NetApp Chmura prywatna od podstaw Nowoczesny storage w rozwiązaniach chmury prywatnej z NetApp Piotr Potocki, Inżynier Systemowy APN Promise S.A. NetApp & Microsoft Private Cloud Wirtualizacja Deduplikacja Konfiguracja

Bardziej szczegółowo

MDK- Standard. Licencja Node-Lock 8260 EUR 4260 EUR 3340 EUR gratis. Licencja Node-Lock 1-roczna 3300 EUR 1700 EUR 1330 EUR 650 EUR

MDK- Standard. Licencja Node-Lock 8260 EUR 4260 EUR 3340 EUR gratis. Licencja Node-Lock 1-roczna 3300 EUR 1700 EUR 1330 EUR 650 EUR Ceny Pakietów ARM Professional Standard CortexM ATMEL FREESCALE SPANSION TOSHIBA Lite Licencja Node-Lock 8260 EUR 4260 EUR 3340 EUR gratis Licencja Node-Lock 1-roczna 3300 EUR 1700 EUR 1330 EUR 650 EUR

Bardziej szczegółowo

Proposal of thesis topic for mgr in. (MSE) programme in Telecommunications and Computer Science

Proposal of thesis topic for mgr in. (MSE) programme in Telecommunications and Computer Science Proposal of thesis topic for mgr in (MSE) programme 1 Topic: Monte Carlo Method used for a prognosis of a selected technological process 2 Supervisor: Dr in Małgorzata Langer 3 Auxiliary supervisor: 4

Bardziej szczegółowo

Home Software Hardware Benchmarks Services Store Support Forums About Us

Home Software Hardware Benchmarks Services Store Support Forums About Us 1 z 8 2013-03-08 11:49 Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» Intel Core i5-2310 @ 2.90GHz CPU Benchmarks Video Card Benchmarks

Bardziej szczegółowo

dr inż. Jarosław Forenc

dr inż. Jarosław Forenc Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2013/2014 Wykład nr 4 (05.05.2014) Rok akademicki 2013/2014, Wykład

Bardziej szczegółowo

Architektura von Neumanna. Jak zbudowany jest współczesny komputer? Schemat architektury typowego PC-ta. Architektura PC wersja techniczna

Architektura von Neumanna. Jak zbudowany jest współczesny komputer? Schemat architektury typowego PC-ta. Architektura PC wersja techniczna Architektura von Neumanna CPU pamięć wejście wyjście Jak zbudowany jest współczesny komputer? magistrala systemowa CPU jednostka centralna (procesor) pamięć obszar przechowywania programu i danych wejście

Bardziej szczegółowo

dr inż. Jarosław Forenc

dr inż. Jarosław Forenc Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2014/2015 Wykład nr 4 (27.04.2015) Rok akademicki 2014/2015, Wykład

Bardziej szczegółowo

MMX i SSE. Zbigniew Koza. Wydział Fizyki i Astronomii Uniwersytet Wrocławski. Wrocław, 10 marca 2011. Zbigniew Koza (WFiA UWr) MMX i SSE 1 / 16

MMX i SSE. Zbigniew Koza. Wydział Fizyki i Astronomii Uniwersytet Wrocławski. Wrocław, 10 marca 2011. Zbigniew Koza (WFiA UWr) MMX i SSE 1 / 16 MMX i SSE Zbigniew Koza Wydział Fizyki i Astronomii Uniwersytet Wrocławski Wrocław, 10 marca 2011 Zbigniew Koza (WFiA UWr) MMX i SSE 1 / 16 Spis treści Spis treści 1 Wstęp Zbigniew Koza (WFiA UWr) MMX

Bardziej szczegółowo

Technologie wirtualizacyjne na platformie Red Hat. Artur Głogowski aglogowski@atom-tech.pl

Technologie wirtualizacyjne na platformie Red Hat. Artur Głogowski aglogowski@atom-tech.pl Technologie wirtualizacyjne na platformie Red Hat Artur Głogowski aglogowski@atom-tech.pl Atom-tech sp. z o.o. Najbardziej zaawansowany technologicznie Red Hat Advanced Business Partner: Technologie klastrowe

Bardziej szczegółowo

PassMark - CPU Benchmarks - List of Benchmarked CPUs

PassMark - CPU Benchmarks - List of Benchmarked CPUs Pass - CPU Benchmarks - List of Benchmarked CPUs Strona 1 z 29 Shopping cart Search Home Software Hardware Benchmarks Services Store Support Forums About Us Home» CPU Benchmarks» CPU List CPU Benchmarks

Bardziej szczegółowo

1. Serwer. 2. Komputer desktop 9szt. Załącznik nr 1 do SIWZ

1. Serwer. 2. Komputer desktop 9szt. Załącznik nr 1 do SIWZ 1. Serwer Załącznik nr 1 do SIWZ Lp. Nazwa elementu, Opis wymagań parametru lub cechy 1 Obudowa RACK o wysokości max. 2U z szynami i elementami niezbędnymi do zabudowy w szafie 19" 2 Procesor Czterordzeniowy

Bardziej szczegółowo

Komp m u p t u ery w bu b d u o d wane Cezary Ziółkowski

Komp m u p t u ery w bu b d u o d wane Cezary Ziółkowski Komputery wbudowane Cezary Ziółkowski Agenda Komputery wbudwane MOXA Platforma RCore oraz oprogramowanie Moxa Device Manager Podsumowanie Komputery wbudowane MOXA Komputery wbudowane MOXA Seria DA-660

Bardziej szczegółowo

Wprowadzenie. Klastry komputerowe. Superkomputery. informatyka +

Wprowadzenie. Klastry komputerowe. Superkomputery. informatyka + Wprowadzenie Klastry komputerowe Superkomputery Wprowadzenie Klastry komputerowe Superkomputery Wprowadzenie Filozofia przetwarzania równoległego polega na podziale programu na fragmenty, z których każdy

Bardziej szczegółowo

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem

Bardziej szczegółowo

Intel pomaga rozwijać nowoczesną firmę

Intel pomaga rozwijać nowoczesną firmę Intel pomaga rozwijać nowoczesną firmę Dariusz Balcerzak Maj 2015 Charakter miejsca pracy ulega zmianie... Czynniki powodujące zmiany charakteru miejsc pracy (ujęcie globalne) Redukcja kosztów nieruchomości

Bardziej szczegółowo

Dotyczy: Procedury udzielenia zamówienia publicznego w trybie przetargu nieograniczonego na Sprzęt komputerowy i oprogramowanie.

Dotyczy: Procedury udzielenia zamówienia publicznego w trybie przetargu nieograniczonego na Sprzęt komputerowy i oprogramowanie. INSTYTUT FIZYKI POLSKIEJ AKADEMII NAUK PL - 02-668 WARSZAWA, AL. LOTNIKÓW 32/46 Tel. (48-22) 843 66 01 Fax. (48-22) 843 09 26 REGON: P-000326061, NIP: 525-000-92-75 DZPIE/001-V/2013 Warszawa, 17 wrzesień

Bardziej szczegółowo

Proces certyfikowania aplikacji na platformie PureSystems. Rafał Klimczak Lab Services Consultant

Proces certyfikowania aplikacji na platformie PureSystems. Rafał Klimczak Lab Services Consultant Proces certyfikowania aplikacji na platformie PureSystems Rafał Klimczak Lab Services Consultant Produkty Pure Systems w IBM Rodziny produktów IBM: System z Freedom through design Eksperckie systemy zintegrowane:

Bardziej szczegółowo

IBM PureSystems Czy to naprawdę przełom w branży IT?

IBM PureSystems Czy to naprawdę przełom w branży IT? IBM PureSystems Czy to naprawdę przełom w branży IT? Krzysztof Rozanka Pure Systems, Poland & Baltics k.rozanka@pl.ibm.com kom. 693 93 51 42 IBM Polska 2 3 Zintegrowane systemy eksperckie 4 Infrastructure

Bardziej szczegółowo

Kontrola dostępu do kodu i własności intelektualnej w Zintegrowanej Architekturze. Copyright 2012 Rockwell Automation, Inc. All rights reserved.

Kontrola dostępu do kodu i własności intelektualnej w Zintegrowanej Architekturze. Copyright 2012 Rockwell Automation, Inc. All rights reserved. Kontrola dostępu do kodu i własności intelektualnej w Zintegrowanej Architekturze Rev 5058-CO900C 2 Agenda Co możemy zrobić aby chronić nasz system? Logix Security FactoryTalk Security Partners 3 Security

Bardziej szczegółowo

dr inż. Jarosław Forenc

dr inż. Jarosław Forenc Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2012/2013 Wykład nr 4 (20.03.2013) Rok akademicki 2012/2013, Wykład

Bardziej szczegółowo

Microsoft StorSimple nowe możliwości archiwizacji oraz back-up danych dla uczelni. Michał Jędrzejczak Architekt IT, Cloud Expert Comparex

Microsoft StorSimple nowe możliwości archiwizacji oraz back-up danych dla uczelni. Michał Jędrzejczak Architekt IT, Cloud Expert Comparex Microsoft StorSimple nowe możliwości archiwizacji oraz back-up danych dla uczelni. Michał Jędrzejczak Architekt IT, Cloud Expert Comparex COMPAREX 33 kraje 80 biur i oddziałów StorSimple: kto już używa?

Bardziej szczegółowo

Konsolidacja wysokowydajnych systemów IT. Macierze IBM DS8870 Serwery IBM Power Przykładowe wdrożenia

Konsolidacja wysokowydajnych systemów IT. Macierze IBM DS8870 Serwery IBM Power Przykładowe wdrożenia Konsolidacja wysokowydajnych systemów IT Macierze IBM DS8870 Serwery IBM Power Przykładowe wdrożenia Mirosław Pura Sławomir Rysak Senior IT Specialist Client Technical Architect Agenda Współczesne wyzwania:

Bardziej szczegółowo

Klasyfikacja systemów komputerowych. Architektura von Neumanna. dr inż. Jarosław Forenc

Klasyfikacja systemów komputerowych. Architektura von Neumanna. dr inż. Jarosław Forenc Rok akademicki 2010/2011, Wykład nr 6 2/56 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2010/2011

Bardziej szczegółowo

Datacenter - Przykład projektu dla pewnego klienta.

Datacenter - Przykład projektu dla pewnego klienta. Datacenter - Przykład projektu dla pewnego klienta. Wstęp! Technologie oraz infrastruktury wykorzystywane przez Capgemini. Projekt dla pewnego francuskiego klienta założenia Requests Capgemini datacenters

Bardziej szczegółowo

Moxa Solution Day 2010. Cezary Ziółkowski 08.06.2010

Moxa Solution Day 2010. Cezary Ziółkowski 08.06.2010 Moxa Solution Day 2010 Komputery wbudowane Cezary Ziółkowski 08.06.2010 Agenda Komputery wbudwane MOXA Platforma RCore oraz oprogramowanie Moxa Device Manager Podsumowanie Komputery wbudowane MOXA Komputery

Bardziej szczegółowo

Mission Critical Compute

Mission Critical Compute Mission Critical Compute czyli rewolucja trwa. Damian Janiszewski, Piotr Zacharek/ 14 kwietnia, 2015 Pociągi Monster Trains 5.5 km długości (średnia 2 km) 9 lokomotyw DPU (General Electric Evolution AC,

Bardziej szczegółowo

Debugger/programator z interfejsem JTAG oraz SWD dla mikrokontrolerów ARM zgodny z KEIL ULINK 2. Gotronik

Debugger/programator z interfejsem JTAG oraz SWD dla mikrokontrolerów ARM zgodny z KEIL ULINK 2. Gotronik Informacje o produkcie Utworzono 28-06-2016 Debugger/programator z interfejsem JTAG oraz SWD dla mikrokontrolerów ARM zgodny z KEIL ULINK 2 Cena : 99,00 zł Nr katalogowy : LCT-131 Dostępność : Dostępny

Bardziej szczegółowo

Zarządzanie sieciami telekomunikacyjnymi

Zarządzanie sieciami telekomunikacyjnymi SNMP Protocol The Simple Network Management Protocol (SNMP) is an application layer protocol that facilitates the exchange of management information between network devices. It is part of the Transmission

Bardziej szczegółowo

Podręcznik użytkownika PCI-x Karta przechwytująca 4xHDMI

Podręcznik użytkownika PCI-x Karta przechwytująca 4xHDMI Podręcznik użytkownika PCI-x Karta przechwytująca 4xHDMI Spis treści 1. Specyfikacja... 3 1.1 Cechy:... 3 1.2 Rozdzielczość wideo na wejściu :... 3 1.3 Zawartość opakowania... 3 1.4 Wymagania systemowe...

Bardziej szczegółowo

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż.

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż. ARCHITETURA SYSTEMÓW OMPUTEROWYCH współczesne architektury c Dr inż. Ignacy Pardyka UNIWERSYTET JANA OCHANOWSIEGO w ielcach 1 Rok akad. 2014/2015 1 lasyczne procesory sekwencyjne i potokowe 1 Instytut

Bardziej szczegółowo

Architektura komputera PC cd. Cezary Bolek. cbolek@ki.uni.lodz.pl. Uniwersytet Łódzki. Wydział Zarządzania. Katedra Informatyki

Architektura komputera PC cd. Cezary Bolek. cbolek@ki.uni.lodz.pl. Uniwersytet Łódzki. Wydział Zarządzania. Katedra Informatyki Wstęp do informatyki Architektura komputera PC cd. Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki Chipset Zestaw układów scalonych zarządzających transferami

Bardziej szczegółowo

IBM Power Systems co nowego i dlaczego warto oferować..

IBM Power Systems co nowego i dlaczego warto oferować.. Łukasz Stolarczyk Power Systems Sales Specialist Akademia Partnerów 04/04/2013 IBM Power Systems co nowego i dlaczego warto oferować.. 2009 IBM Corporation Agenda Pozycja IBM na rynku UNIX Co wyróżnia

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń

Bardziej szczegółowo

Alternatywa dla technologii BladeCenter. Kamil Pecio Inżynier Technicznego Wsparcia Sprzedaży

Alternatywa dla technologii BladeCenter. Kamil Pecio Inżynier Technicznego Wsparcia Sprzedaży Alternatywa dla technologii BladeCenter Kamil Pecio Inżynier Technicznego Wsparcia Sprzedaży Agenda Pozycjonowanie BladeCenter Pozycjonowanie PureSystems Budowa Chassis Serwery 2S i 4S Zasilanie oraz Chłodzenie

Bardziej szczegółowo

Załącznik nr 6 do SIWZ nr postępowania II.2420.1.2014.005.13.MJ Zaoferowany. sprzęt L P. Parametry techniczne

Załącznik nr 6 do SIWZ nr postępowania II.2420.1.2014.005.13.MJ Zaoferowany. sprzęt L P. Parametry techniczne L P Załącznik nr 6 do SIWZ nr postępowania II.2420.1.2014.005.13.MJ Zaoferowany Parametry techniczne Ilość sprzęt Gwaran Cena Cena Wartość Wartość (model cja jednostk % jednostkow ogółem ogółem i parametry

Bardziej szczegółowo

Programowanie procesorów graficznych GPGPU

Programowanie procesorów graficznych GPGPU Programowanie procesorów graficznych GPGPU 1 GPGPU Historia: lata 80 te popularyzacja systemów i programów z graficznym interfejsem specjalistyczne układy do przetwarzania grafiki 2D lata 90 te standaryzacja

Bardziej szczegółowo

Bajt (Byte) - najmniejsza adresowalna jednostka informacji pamięci komputerowej, z bitów. Oznaczana jest literą B.

Bajt (Byte) - najmniejsza adresowalna jednostka informacji pamięci komputerowej, z bitów. Oznaczana jest literą B. Jednostki informacji Bajt (Byte) - najmniejsza adresowalna jednostka informacji pamięci komputerowej, składająca się z bitów. Oznaczana jest literą B. 1 kb = 1024 B (kb - kilobajt) 1 MB = 1024 kb (MB -

Bardziej szczegółowo

Systemy komputerowe wysokiej dostępności

Systemy komputerowe wysokiej dostępności 1 Systemy komputerowe wysokiej dostępności Strategia tworzenia HAS Określenie kosztów przestoju systemu informatycznego Określenie kosztów, które można można ponieść dla instalacji HAS Przydatne pojęcia:

Bardziej szczegółowo

Nowoczesne technologie przetwarzania informacji

Nowoczesne technologie przetwarzania informacji Projekt Nowe metody nauczania w matematyce Nr POKL.09.04.00-14-133/11 Nowoczesne technologie przetwarzania informacji Mgr Maciej Cytowski (ICM UW) Lekcja 2: Podstawowe mechanizmy programowania równoległego

Bardziej szczegółowo

Architektury Komputerów. Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl

Architektury Komputerów. Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl Architektury Komputerów Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl Urządzenia przetwarzające zwane komputerami - kiedyś EDSAC, University of Cambridge, UK, 1949 i

Bardziej szczegółowo

Optymalizacja rozwiązań wirtualizacyjnych

Optymalizacja rozwiązań wirtualizacyjnych Optymalizacja rozwiązań wirtualizacyjnych Paweł Lubasiński Romuald Pacek Kwiecień 24, 2013 Eksplozja wirtualizacji 10 nowych VM uruchamianych co minutę To więcej niż rodzi się dzieci w USA. 20 MILLIONÓW

Bardziej szczegółowo

Nowinkach technologicznych procesorów

Nowinkach technologicznych procesorów Elbląg 22.04.2010 Nowinkach technologicznych procesorów Przygotował: Radosław Kubryń VIII semestr PDBiOU 1 Spis treści 1. Wstęp 2. Intel Hyper-Threading 3. Enhanced Intel Speed Technology 4. Intel HD Graphics

Bardziej szczegółowo

USB firmware changing guide. Zmiana oprogramowania za przy użyciu połączenia USB. Changelog / Lista Zmian

USB firmware changing guide. Zmiana oprogramowania za przy użyciu połączenia USB. Changelog / Lista Zmian 1 / 12 Content list / Spis Treści 1. Hardware and software requirements, preparing device to upgrade Wymagania sprzętowe i programowe, przygotowanie urządzenia do aktualizacji 2. Installing drivers needed

Bardziej szczegółowo

ZAPYTANIE OFERTOWE NR 6

ZAPYTANIE OFERTOWE NR 6 ZAPYTANIE OFERTOWE NR 6 z dnia : 2013-11-21 na : zakup środków trwałych: Kompletny zestaw komputerowy (stacja robocza, monitor, myszka) z systemem operacyjnym i oprogramowaniem biurowym 2 szt. Komputer

Bardziej szczegółowo

Unit of Social Gerontology, Institute of Labour and Social Studies ageing and its consequences for society

Unit of Social Gerontology, Institute of Labour and Social Studies ageing and its consequences for society Prof. Piotr Bledowski, Ph.D. Institute of Social Economy, Warsaw School of Economics local policy, social security, labour market Unit of Social Gerontology, Institute of Labour and Social Studies ageing

Bardziej szczegółowo

Technologie serwerowe dla wirtualizacji. Jacek Hadryś Market Development Specialist Intel

Technologie serwerowe dla wirtualizacji. Jacek Hadryś Market Development Specialist Intel Technologie serwerowe dla wirtualizacji Jacek Hadryś Market Development Specialist Intel Do 2015 Rozwój internetu i urządzeń z niego korzystających stawia nowe wyzwania dla infrastruktury IT 1. IDC Server

Bardziej szczegółowo

System optymalizacji produkcji energii

System optymalizacji produkcji energii System optymalizacji produkcji energii Produkcja energii jest skomplikowanym procesem na który wpływa wiele czynników, optymalizacja jest niezbędna, bieżąca informacja o kosztach i możliwościach wykorzystania

Bardziej szczegółowo

I. Architektura chipsetu

I. Architektura chipsetu I. Architektura chipsetu Chipset jest najważniejszym elementem płyty głównej, odpowiedzialnym za komunikację między mikroprocesorem a pozostałymi komponentami. Od możliwości chipsetu w dużej mierze zależą

Bardziej szczegółowo

Piotr Zacharek HP Polska

Piotr Zacharek HP Polska HP Integrity VSE Rozwój bez ograniczeń HP Restricted Piotr Zacharek HP Polska Technology for better business outcomes 2007 Hewlett-Packard Development Company, L.P. The information contained herein is

Bardziej szczegółowo

Petabajtowe systemy przechowywania danych dla dostawców treści

Petabajtowe systemy przechowywania danych dla dostawców treści Petabajtowe systemy przechowywania danych dla dostawców treści Krzysztof Góźdź, HP 2008 Hewlett-Packard Development Company, L.P. The information contained herein is subject to change without notice Rafał

Bardziej szczegółowo

Jak wiedzieć więcej i szybciej - Analizy in-memory

Jak wiedzieć więcej i szybciej - Analizy in-memory Jak wiedzieć więcej i szybciej - Analizy in-memory Michał Grochowski Senior Consultant BI/DWH 1 Copyright 2012, Oracle and/or its affiliates. All rights reserved. 2 Copyright 2012, Oracle and/or its affiliates.

Bardziej szczegółowo

High Performance Computers in Cyfronet. Andrzej Oziębło Zakopane, marzec 2009

High Performance Computers in Cyfronet. Andrzej Oziębło Zakopane, marzec 2009 High Performance Computers in Cyfronet Andrzej Oziębło Zakopane, marzec 2009 Plan Podział komputerów dużej mocy Podstawowe informacje użytkowe Opis poszczególnych komputerów Systemy składowania danych

Bardziej szczegółowo

Przetworniki. Przetworniki / Transducers. Transducers. Przetworniki z serii PNT KON PNT CON Series Transducers

Przetworniki. Przetworniki / Transducers. Transducers. Przetworniki z serii PNT KON PNT CON Series Transducers Przetworniki Transducers Przetworniki z serii PNT KON PNT CON Series Transducers Właściwości techniczne / Features Przetworniki napięcia, prądu, częstotliwości, mocy z serii PNT KON PNT CON Series transducer

Bardziej szczegółowo

SPECYFIKACJA SPRZĘTU CISCO I SUN JAKI MA ZOSTAĆ OBJĘTY SERWISEM Z PRZYPORZĄDKOWANIEM TYPU SERWISU

SPECYFIKACJA SPRZĘTU CISCO I SUN JAKI MA ZOSTAĆ OBJĘTY SERWISEM Z PRZYPORZĄDKOWANIEM TYPU SERWISU SPECYFIKACJA SPRZĘTU CISCO I SUN JAKI MA ZOSTAĆ OBJĘTY SERWISEM Z PRZYPORZĄDKOWANIEM TYPU SERWISU ZAŁĄCZNIK NR 2 do SIWZ Lp. Poz. Produkt Opis Oprogramowanie S/N Lokalizacja Ilość -SERWIS-A -SERWIS-B UWAGI!

Bardziej szczegółowo

Płyta główna. podtrzymania zegara.

Płyta główna. podtrzymania zegara. Płyta główna Płyta główna (ang. motherboard, mainboard) obwód drukowany urządzenia elektronicznego, na którym montuje się najważniejsze elementy, umożliwiając komunikację wszystkim pozostałym komponentom

Bardziej szczegółowo

Architektura systemów komputerowych. dr Artur Bartoszewski

Architektura systemów komputerowych. dr Artur Bartoszewski Architektura systemów komputerowych dr Artur Bartoszewski Procesor część III Podział pamięci operacyjnej Pierwsze komputery IBM PC z procesorem 8086/88 (XT) narzuciły pewien podział pamięci, kontynuowany

Bardziej szczegółowo

Witold Komorowski: RISC. Witold Komorowski, dr inż.

Witold Komorowski: RISC. Witold Komorowski, dr inż. Witold Komorowski, dr inż. Koncepcja RISC i przetwarzanie potokowe RISC koncepcja architektury i organizacji komputera Aspekty opisu komputera Architektura Jak się zachowuje? Organizacja Jak działa? Realizacja

Bardziej szczegółowo

Architektura ARM. Materiały do wykładu. Marcin Peczarski. 19 maja 2015. Instytut Informatyki Uniwersytet Warszawski

Architektura ARM. Materiały do wykładu. Marcin Peczarski. 19 maja 2015. Instytut Informatyki Uniwersytet Warszawski 7 1 2 Materiały do wykładu Architektura ARM Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 19 maja 2015 7 1 2 1 ARM = Advanced RISC Machines Międzynarodowa firma, mająca główną siedzibę w

Bardziej szczegółowo

Konferencja 3i. Nowe możliwości obliczeniowe systemu SMP ALTIX UV. Ryszard Radziejewski. Warszawa, 01.12.2010

Konferencja 3i. Nowe możliwości obliczeniowe systemu SMP ALTIX UV. Ryszard Radziejewski. Warszawa, 01.12.2010 Konferencja 3i Nowe możliwości obliczeniowe systemu SMP ALTIX UV Ryszard Radziejewski Warszawa, 01.12.2010 Plan prezentacji Krótko o ATM Oferta SGI System SMP Altix UV budowa Testy Nowości Klaster PrismXL

Bardziej szczegółowo

Bezpieczna infrastruktura IT może być wirtualna

Bezpieczna infrastruktura IT może być wirtualna Bezpieczna infrastruktura IT może być wirtualna Sun Blade Modular System + VMware Michał Małka Field Application Engineer DNS Polska Sp. z o.o. Źródła przestojów 2 Źródła przestojów 3 Źródła przestojów

Bardziej szczegółowo

Changed with the DEMO VERSION of CAD-KAS PDF-Editor (http://www.cadkas.com).

Changed with the DEMO VERSION of CAD-KAS PDF-Editor (http://www.cadkas.com). Lp Towar Nazwa BUCMOAK0000 Obudowa COOLERMASTER ELITE 30 BLACK/BLUE bez zasilacza COOLERMASTER Obudowy COOLERMASTER ELITE 30 BLACK/BLUE Typ obudowy Midi Tower ATX Kolor obudowy black-blue (czarno-niebieski)

Bardziej szczegółowo

CUDA obliczenia ogólnego przeznaczenia na mocno zrównoleglonym sprzęcie. W prezentacji wykorzystano materiały firmy NVIDIA (http://www.nvidia.

CUDA obliczenia ogólnego przeznaczenia na mocno zrównoleglonym sprzęcie. W prezentacji wykorzystano materiały firmy NVIDIA (http://www.nvidia. CUDA obliczenia ogólnego przeznaczenia na mocno zrównoleglonym sprzęcie W prezentacji wykorzystano materiały firmy NVIDIA (http://www.nvidia.com) 1 Architektura karty graficznej W porównaniu z tradycyjnym

Bardziej szczegółowo

Budowa pamięci RAM Parametry: tcl, trcd, trp, tras, tcr występują w specyfikacjach poszczególnych pamięci DRAM. Czym mniejsze są wartości tych

Budowa pamięci RAM Parametry: tcl, trcd, trp, tras, tcr występują w specyfikacjach poszczególnych pamięci DRAM. Czym mniejsze są wartości tych Budowa pamięci RAM Parametry: tcl, trcd, trp, tras, tcr występują w specyfikacjach poszczególnych pamięci DRAM. Czym mniejsze są wartości tych parametrów, tym szybszy dostęp do komórek, co przekłada się

Bardziej szczegółowo

Klasyfikacja systemów komputerowych. Architektura von Neumanna i architektura harwardzka Budowa komputera: dr inż. Jarosław Forenc

Klasyfikacja systemów komputerowych. Architektura von Neumanna i architektura harwardzka Budowa komputera: dr inż. Jarosław Forenc Rok akademicki 2012/2013, Wykład nr 4 2/81 Plan wykładu nr 4 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2012/2013

Bardziej szczegółowo

PODZESPOŁY KOMPUTERA PC. Autor: Maciej Maciąg

PODZESPOŁY KOMPUTERA PC. Autor: Maciej Maciąg PODZESPOŁY KOMPUTERA PC Autor: Maciej Maciąg Spis treści 1. Płyta główna 4. Dysk twardy 1.1. Formaty płyt głównych 4.1. Interfejsy dysków twardych 1.2. Chipset 4.2. Macierze RAID 1.3. BIOS 2. Mikroprocesor

Bardziej szczegółowo

Jazz EB207S is a slim, compact and outstanding looking SATA to USB 2.0 HDD enclosure. The case is

Jazz EB207S is a slim, compact and outstanding looking SATA to USB 2.0 HDD enclosure. The case is 1. Introduction Jazz EB207S is a slim, compact and outstanding looking SATA to USB 2.0 HDD enclosure. The case is made of aluminum and steel mesh as one of the coolest enclosures available. It s also small

Bardziej szczegółowo

Macierze HP 3PAR w świecie Software-Defined Storage rozwiązania rozłączne czy komplementarne?

Macierze HP 3PAR w świecie Software-Defined Storage rozwiązania rozłączne czy komplementarne? Macierze HP 3PAR w świecie Software-Defined Storage rozwiązania rozłączne czy komplementarne? Mariusz Grabowski / Marek Kozicki Wyzwania IT, 14 kwietnia 2015r. Zmiany w świecie danych Jak są konsekwencje?

Bardziej szczegółowo

Wykład 6. Mikrokontrolery z rdzeniem ARM

Wykład 6. Mikrokontrolery z rdzeniem ARM Wykład 6 Mikrokontrolery z rdzeniem ARM Plan wykładu Cortex-A9 c.d. Mikrokontrolery firmy ST Mikrokontrolery firmy NXP Mikrokontrolery firmy AnalogDevices Mikrokontrolery firmy Freescale Mikrokontrolery

Bardziej szczegółowo

CZĘŚĆ II SIWZ SPECYFIKACJA PRZEDMIOTU ZAMÓWIENIA

CZĘŚĆ II SIWZ SPECYFIKACJA PRZEDMIOTU ZAMÓWIENIA CZĘŚĆ II SIWZ SPECYFIKACJA PRZEDMIOTU ZAMÓWIENIA Strona 1 z 8 Szczegółowa specyfikacja techniczna w postępowaniu o udzielenie zamówienia niepublicznego w trybie przetargu nieograniczonego na: Rozbudowa

Bardziej szczegółowo

Wykład 2. Mikrokontrolery z rdzeniami ARM

Wykład 2. Mikrokontrolery z rdzeniami ARM Źródło problemu 2 Wstęp Architektura ARM (Advanced RISC Machine, pierwotnie Acorn RISC Machine) jest 32-bitową architekturą (modelem programowym) procesorów typu RISC. Różne wersje procesorów ARM są szeroko

Bardziej szczegółowo

Numer ogłoszenia: 162458-2015; data zamieszczenia: 01.07.2015 OGŁOSZENIE O ZMIANIE OGŁOSZENIA

Numer ogłoszenia: 162458-2015; data zamieszczenia: 01.07.2015 OGŁOSZENIE O ZMIANIE OGŁOSZENIA Strona 1 z 8 Ogłoszenie powiązane: Ogłoszenie nr 154578-2015 z dnia 2015-06-24 r. Ogłoszenie o zamówieniu - Łódź Przedmiotem zamówienia jest dostawa elementów i podzespołów do serwisowania mikrokomputerów

Bardziej szczegółowo

Cyfronet w CTA. Andrzej Oziębło DKDM

Cyfronet w CTA. Andrzej Oziębło DKDM Cyfronet w CTA Andrzej Oziębło DKDM ACK CYFRONET AGH Akademickie Centrum Komputerowe CYFRONET Akademii Górniczo-Hutniczej im. Stanisława Staszica w Krakowie ul. Nawojki 11 30-950 Kraków 61 tel. centrali:

Bardziej szczegółowo

procesory Przygotował: Ryszard Kijanka

procesory Przygotował: Ryszard Kijanka procesory Przygotował: Ryszard Kijanka Procesor (ang. processor) nazywany często CPU (ang. Central Processing Unit) - urządzenie cyfrowe sekwencyjne potrafiące pobierad dane z pamięci, interpretowad je

Bardziej szczegółowo

Wykład 2. Mikrokontrolery z rdzeniami ARM

Wykład 2. Mikrokontrolery z rdzeniami ARM Wykład 2 Źródło problemu 2 Wstęp Architektura ARM (Advanced RISC Machine, pierwotnie Acorn RISC Machine) jest 32-bitową architekturą (modelem programowym) procesorów typu RISC. Różne wersje procesorów

Bardziej szczegółowo

INTERNAL CARD READER WITH USB 2.0 MC-CR103

INTERNAL CARD READER WITH USB 2.0 MC-CR103 s U r e a M n u a l INTERNAL CARD READER WITH USB 2.0 MC-CR103 T A B L E O F C O N T E N T S e n g l i s h 3-6 p o l s k i 7-1 1 2 www.modecom.eu INTERNAL CARD READER WITH USB 2.0 MC-CR103 Introduction

Bardziej szczegółowo

Wirtualizacja. Piotr Sikora Tomasz Ziółkowski

Wirtualizacja. Piotr Sikora Tomasz Ziółkowski Wirtualizacja Wirtualizacja Piotr Sikora Tomasz Ziółkowski 1 Plan wykładu Pojęcie wirtualizacji Historia zagadnienia Kryterium realizowalności VM Dlaczego stosować wirtualizację? Rodzaje wirtualizacji

Bardziej szczegółowo

Infrastruktura konwergentna HP dla systemów open source

Infrastruktura konwergentna HP dla systemów open source Infrastruktura konwergentna HP dla systemów open source Paweł Wójcik HP Solution Architect 1 Warszawa 14.05.2013 Rosnące wymagania 2013 416,340 nowych wiadomości na Twitterze 23,148 pobrań aplikacji Rosnący

Bardziej szczegółowo