PROGRAMOWALNE UKŁADY CYFROWE

Transkrypt

1 Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział EAIiE Katedra Elektroniki PROGRAMOWALNE UKŁADY CYFROWE Ćwiczenie Projekt, symulacja, synteza i implementacja systemu cyfrowego w środowisku Xilinx s ISE Design Suite Zespół Rekonfigurowalnych Systemów Obliczeniowych Grzegorz Gancarczyk & Ernest Jamro

2 Niniejsza instrukcja do zajęć laboratoryjnych z przedmiotu Programowalne Układy Cyfrowe powstała na podstawie opracowania TUTORIAL do symulacji graficznej projektu w programie Xilinx ISE autorstwa dra inż. Ernesta Jamro.

3 . Wstęp Celem ćwiczenia jest zapoznanie Studentów ze środowiskiem projektowym Xilinx s ISE Design Suite. Jest ono powszechnie wykorzystywane do projektowania (Project Navigator), symulacji (ISim), testowania (ChipScope), syntezy i implementacji (Project Navitagor) systemów i układów cyfrowych opisanych przy pomocy któregoś z języków HDL (Hardware Description Language). Narzędzie ISE Design Suite posiada funkcjonalność, która znacząco wybiega poza ramy tego przedmiotu. Omówione zostaną jedynie jego najważniejsze, elementarne komponenty. W trakcie zajęć laboratoryjnych Studenci zostaną przeprowadzeni od początku do końca przez ścieżkę projektowania układu cyfrowego w języku VHDL (Very High Speed Integrated Circuits Hardware Description Language). Jako przykład posłuży rejestr FIFO (First In First Out). Niniejsza instrukcja ma za zadanie ułatwić Studentom realizację wybranego przez nich uprzednio zadania projektowego. Wymagania sprzętowe: komputer klasy PC spełniający wymagania sprzętowe aplikacji ISE Design Suite. Wymagania programowe: system operacyjny Windows XP lub wyższy, środowisko ISE Design Suite. Wymagane doświadczenie: podstawowa umiejętność obsługi komputera klasy PC, podstawowa znajomość systemów operacyjnych rodziny Windows, podstawowa wiedza na temat języków opisu sprzętu (HDL), podstawowa wiedza na temat elementów i układów elektronicznych.

4 . Tworzenie projektu w ISE Projekt zostanie stworzony przy użyciu przygotowanych wcześniej, specjalnie na potrzeby zajęć laboratoryjnych, plików... Repozytorium plików Pliki, które zostaną użyte do budowy projektu znajdują się pod adresem http w zakładce Dydaktyka Programowalne Układy Cyfrowe Laboratorium. Należy je stamtąd pobrać i zachować na dysku twardym komputera... Zakładanie nowego projektu Na pulpicie znajduje się ikona, przy pomocy której należy uruchomić program ISE Design Suite. Wygląd ikony może różnić się pomiędzy poszczególnymi edycjami ISE. Po kilkunastu/kilkudziesięciu sekundach otwarte zostanie okno programu Project Navigator. Widocznym będzie ostatnio używany projekt. Aby założyć nowy projekt proszę wybrać z menu File opcję New Project... 4

5 W nowo otwartym oknie czarodzieja należy stosownie i jednoznacznie: nazwać projekt (Name: np. pierwszy_projekt), ustawić ścieżki dostępu (Location: oraz Working Directory: np. C:\MyXilDesigns\PUC\NS\), a także: wybrać typ plików źródłowych (Top-level source type: HDL), kliknąć przycisk Next. 4 5

6 Pojawi się kolejne okno, w którym proszę wybrać: rodzinę układów Spartan 6 (Family Spartan6), układ xc6slx6 (Device XC6SLX6), typ obudowy csg4 (Package CSG4), opóźnienie (Speed -), narzędzie do syntezy (Synthesis Tool XST (VHDL/Verilog)), symulator ISim (Simulator ISim (VHDL/Verilog)), preferowany język VHDL (Preferred Language VHDL), standard języka (VHDL Source Analysis Standard VHDL-9), a następnie kolejno kliknąć przyciski Next i Finish Dołączanie źródeł Nowy projekt został właśnie założony. Pozostaje jeszcze dołączyć do niego pliki źródłowe. Dla potrzeb niniejszego wprowadzenia będzie to dokonywane stopniowo. Proszę rozpakować lub rozpakować i skopiować zawartość ściągniętego wcześniej archiwum do katalogu roboczego ISE DS (np. C:\MyXilDesigns\pierwszy_projekt). 6

7 Interesujące w tej chwili są jednie dwa pliki fifo.vhd (projekt układu cyfrowego wykonany w języku VHDL) oraz fifo_tb.vhd (test bench dla tego układu). Aby dołączyć nowe pliki do projektu należy kliknąć na ikonę Add Source, a następnie dodać stosowne pliki znajdujące się w katalogu roboczym ISE DS (katalog aktywnego projektu). 7

8 W oknie informującym o statusie dołączanych plików należy kliknąć przycisk OK. Jeśli wszystko przebiegło poprawnie, można przystąpić do symulacja działania rejestru FIFO. W przeciwnym wypadku proszę postarać się samodzielnie przezwyciężyć napotkane trudności. Jeśli okaże się to zbyt trudne, proszę zwrócić się o pomoc do osoby prowadzącej zajęcia. 8

9 . Symulacja w ISim Program symulacyjny ISim jest wbudowany w środowisko ISE Design Suite. Aby móc przeprowadzić symulację, należy wpierw poprawnie go skonfigurować... Konfiguracja symulacji Proszę kolejno: przełączyć program ISE Project Navigator z trybu implementacji (Implementation) w tryb symulacji (Simulation), zaznaczyć element, który będzie podlegał symulacji (fifo_tb - behavior), kliknąć prawym przyciskiem myszy na opcji Simulate Behavioral Model symulatora ISim, z menu kontekstowego wybrać opcję Process Properties

10 W nowo otwartym oknie należy określić czas symulacji (Simulation Run Time) jako 00 [ns], a następnie kolejno kliknąć na przyciski Apply i OK. Symulator został poprawnie skonfigurowany. Można teraz przystąpić do przeprowadzenia symulacji. 0

11 .. Symulacja Aby przeprowadzić symulację, należy dwukrotnie kliknąć prawym przyciskiem myszy na opcji Simulate Behavioral Model. Symulacja powinna zakończyć się po kilkudziesięciu sekundach. Gdy ulegnie zakończeniu, w konsoli (Console) programu Project Navigator pojawi się komunikat Process Simulate Behavioral Model completed successfully i otwarte zostanie nowe okno symulatora ISim. Będzie ono zawierało wykresy przebiegów podobne do tych zaprezentowanych poniżej. Aby jak najlepiej wykorzystać dostępną przestrzeń roboczą, proszę rozszerzyć przebiegi widoczne w oknie symulacji na całą jego szerokość. Najprościej i najskuteczniej zrobić to poprzez kliknięcie ikony Zoom to Full View.

12 Dobrym zabiegiem będzie również zmiana formatu (radix) wyświetlanych danych na bardziej czytelny. W tym celu proszę zaznaczyć sygnały din[7:0] oraz dout[7:0], i z menu kontekstowego wybrać opcję Radix Hexadecimal. 4

13 Proszę wykonać kolejno następujące polecenia: wybrać moduł uut w oknie Instance and Process Name, zaznaczyć sygnały empty i count_dif[:0] w oknie Objects, dodać (metodą przeciągnij i upuść) zaznaczone sygnały do okna symulacji, zrestartować symulację klikając na ikonę Reset, ustawić czas symulacji na 400 [ns], uruchomić symulację poprzez kliknięcie na ikonę Run for the time specified on the toolbar.

14 Proszę uważnie prześledzić przebiegi otrzymane w trakcie symulacji. Szczególną uwagę należy zwrócić na linie: danych wejściowych (din[7:0]), danych wyjściowych (dout[7:0]), gotowości do zapisu danych wejściowych (stbi), potwierdzenia zapisu danych wejściowych (acki), gotowości do wystawienia danych wyjściowych (stbo), potwierdzenia wystawienia danych wyjściowych (acko), określającą ilość danych wewnątrz bufora (count_dif), zapełnienia bufora (full). Wartość 0 na linii count_dif oznaczać może zarówno brak danych wewnątrz bufora, jak i jedną daną wewnątrz bufora. Położenie wykresów w poziomie można swobodnie zmieniać przy użyciu kursora myszy. Odpowiednie ułożenie obserwowanych linii znacznie ułatwi zrozumienia zasady działania bufora FIFO i pomoże w odpowiedzi na poniższe pytania.. Do czego służy sygnał almost_empty?. Kiedy aktywnym staje się sygnał almost_full?. Co sygnalizuje linia half_full? 4. Czy analizowany bufor FIFO ulega przepełnieniu lub niedopełnieniu? Uwaga. Zespół, który jako pierwszy odpowie poprawnie na wszystkie pytania otrzyma +. New. Należy utworzyć nowy przebieg czasowy. W tym celu proszę wybrać z menu File opcję W nowym oknie należy wybrać opcję Wave Configuration i kliknąć na przycisk OK. 4

15 Proszę wybrać moduł sr i dodać do symulacji wszystkie jego sygnały tak, jak pokazano to na rysunku poniżej. Ostatni krok dotyczący symulacji polega na jej zresetowaniu, a następnie powtórnemu uruchomieniu dla czasu trwania jak uprzednio. Proszę zaobserwować i przeanalizować otrzymane przebiegi. Moduł sr odpowiada rejestrowi przesuwnemu (SRL) umiejscowionemu w pamięci LUT (Look-Up Table) wewnątrz układu FPGA. Linia adr[0:] określa, który rejestr jest aktualnie odczytywany. Jest ona tożsama z analizowany uprzednio sygnałem count_dif. 5

16 4. Płyta ewaluacyjna Nexys Sprzętowa implementacja rejestru FIFO zostanie przeprowadzona z użyciem układu FPGA z rodziny Spartan 6, który znajduje się na płycie ewaluacyjnej Nexys firmy Digilent. Płyta będzie zasilana i programowana z komputera PC przy pomocy interfejsu USB.0. Przewód USB, który do tego posłuży dołączono do zestawu. Proszę dopilnować, aby został on poprawnie dołączony do komputera oraz płyty Nexys, tj. złączem USB do gniazda w komputerze, a złączem mini USB do gniazda mini USB znajdującego się na płycie Nexys, oznaczonego jako USB PROG. Należy dopilnować również, aby zworka na złączce oznaczonej JP znalazła się w położeniu USB. Po podłączeniu przewodu do komputera oraz płyty, powinno nastąpić jej ożywienie (zapalić powinny się diody oznaczone jako LD9 DONE sygnalizuje poprawne zakończenie rekonfiguracji układu FPGA z pamięci PROM oraz LD8 POWER sygnalizuje obecności napięcia zasilającego). Jeśli tak się nie stało, proszę ustawić przełącznik oznaczony jako SW8 POWER wyłącza zasilanie w położeniu ON. Jeśli w tym momencie płyta Nexys dalej pozostaje nieaktywna, należy zwrócić się o pomoc do osoby prowadzącej zajęcia

17 W narzędziu Project Navigator proszę przełączyć tryb widoku (View) z symulacji (Simulation) na implementację (Implementation). Analizowany i symulowany poprzednio układ FIFO wymaga podania na jego wejście clk sygnału zegarowego. Na płycie Nexys znajduje się oscylator o częstotliwości 00 [MHz], oznaczony jako IC9, który zostanie wykorzystany w tym projekcie jak sygnał taktujący. Częstotliwość 00 [MHz] jest zdecydowania za duża, by możliwą była przy niej obserwacja zasady działania rejestru FIFO. Musi ona zostać obniżona. Zostanie zmniejszona do [Hz] przez moduł o nazwie prescaler. Moduł ten, napisany w języku VHDL, dołączony był do repozytorium plików i obecnie powinien znajdować się w katalogu roboczym ISE. Proszę dołączyć go teraz do projektu. Osoby zainteresowane mogą zaznajomić się z jego opisem w języku VHDL i zasadą działania. 7

18 Do wprowadzenia 8 bitów danych wejściowych na port wejściowy din[0:7] modułu FIFO, posłuży 8 przełączników typu Dip Switch oznaczonych kolejno SW0 SW7. Wartość liczbową zarówno danych wejściowych, jak i wyjściowych, będzie można zobaczyć na czterech wyświetlaczach siedmiosegmentowych. Wartość liczbowa danych wejściowych wyświetlona zostanie z lewej strony wyświetlacza i oddzielone kropką od wartości liczbowej danych wyjściowych, wyświetlonych z prawej strony wyświetlacza. Obie wartości zostaną wyświetlone w kodzie HEX. Obsługę wyświetlacza siedmiosegmentowego zapewnia moduł o nazwie led_demux. Zadaniem modułu jest dokonanie translacji danych z kodu binarnego do kodu heksadecymalnego. Prócz tego realizuje on sekwencyjne zapalanie i gaszenie kolejnych bloków wyświetlacza siedmiosegmentowego. Podobnie jak prescaler, został on dołączony do repozytorium plików i powinien znajdować się w katalogu roboczym ISE. Należy dołączyć go teraz do projektu. Osoby chcące zaznajomić się z jego opisem w języku VHDL i zasadą działania, mogą zrobić to teraz. Pozostałe 4 wejścia rejestru FIFO (arst, rst, stbi, acko) zostaną obsłużone przy pomocy czterech przycisków monostabilnych znajdujących się na płytce Nexys zaraz poniżej wyświetlacza siedmiosegmentowego. Przyporządkowanie sygnałów do przycisków będzie wyglądać następująco: arst BTNL, rst BTNR, stri BTNU, acko BTND. Pozostałe 6 sygnałów wyjściowych (almost_empty, half_full, almost_full, full, acki, stbo) zostanie natomiast dołączonych do diod LED oznaczonych kolejno jako LD0 LD oraz LD6 i LD7. 8

19 5. Synteza i implementacja projektu Budowy całości projektu odbędzie się z wykorzystaniem schematu (Schematic). Taki sposób projektowania nosi nazwę projektowania mieszanego (Mixed Design), gdyż wykorzystuje zarówno czysty język opisu sprzętu, jak i schematy blokowe. 5.. Tworzenie schematu blokowego Proszę kliknąć prawym przyciskiem myszy na ikonę New Source. W nowo otwartym oknie proszę wybrać jako element źródłowy Schematic. Należy również nazwać stosownie (File name:) nowy schemat (np. top), a następnie kliknąć na przyciski Next i Finish. 9

20 Pojawi się pusty arkusz schematu. 0

21 W oknie/zakładce Design proszę zaznaczyć moduł fifo, a następnie wybrać opcję Design Utilities Create Schematic Symbol i kliknąć na niej dwukrotnie. W ten sposób tworzy się schemat blokowy dla elementu fifo. Postąpić identycznie z modułami led_demux oraz prescaler.

22 Proszę przejść do okna/zakładki Symbols, wybrać lokalizację projektu na dysku i zaznaczyć element fifo. Następnie skierować kursor myszy nad pusty arkusz schematu i klikając prawym przyciskiem myszy, umieścić na nim blok fifo. Operację należy powtórzyć również dla bloków led_demux oraz prescaler.

23 Następnie należy połączyć porty wejścia i wyjścia poszczególnych bloków ze sobą. Aby tego dokonać należy wybrać stosowne do tego narzędzie. Proszę kliknąć na ikonie Add Wire, a następnie kliknąć na punktach (portach) jakie chcemy ze sobą połączyć. Porty należy połączyć ze sobą w następujący sposób: clk_k (prescaler) clk_k (led_demux), clk_ (prescaler) clk (fifo), dati_i(0:7) (fifo) data_(7:0) (led_demux), dato_o(0:7) (fifo) data_(7:0) (led_demux). Dodatkowo należy utworzyć rozgałęzienie magistrali dati_i w taki sposób, by z jednej strony była ona niezakończona (symbolizuje to czerwony kwadrat). Prócz połączeń należy również utworzyć porty wejścia i wyjścia, które posłużą do komunikacji układu FPGA z peryferiami. W tym celu należy kliknąć prawym przyciskiem myszy na ikonie Add I/O Marker i objąć zaznaczeniem wszystkie elementy na schemacie. Automatycznie utworzone zostaną w ten sposób brakujące porty wejścia i wyjścia. Porty muszą zostać odpowiednio nazwane. W tym celu należy dwukrotnie kliknąć na symbol portu i dokonać edycji jego nazwy Nets Name. Po wprowadzeniu odpowiedniej nazwy w polu Value, proszę kliknąć kolejno na przyciskach Apply oraz OK.

24 Wygląd poprawnie utworzonego schematu (porty i połączenia) przedstawiono poniżej. W tym momencie należy zaznaczyć, który z modułów dołączonych do projektu jest modułem nadrzędnym. W rozważanym przypadku jest to blok top. Aby wskazać go jako element nadrzędny, należy kliknąć na jego nazwie prawym przyciskiem myszy i z menu kontekstowego wybrać Set as Top Module. 4

25 5.. Edycja pliku ucf Przed przystąpieniem do syntezy pozostaje jeszcze tylko odpowiednio przypisać porty wejścia i wyjścia do fizycznych pinów układu FPGA. Przy większości z elementów znajdujących się na płytce Nexys widnieją prócz nazw również oznaczenia w nawiasach okrągłych (np. BTNL jest oznaczony dodatkowo jako (C4)). Symbole w nawiasach odnoszą się do pinu układu FPGA, do którego fizycznie podłączony jest dany element. Informacja ta jest niezbędna dla etapu sprzętowej implementacji. Do repozytorium plików dołączony został plik z rozszerzeniem ucf. Należy go dołączyć do projektu i zaznajomić się z jego zawartością. Plik należy zmienić w taki sposób, aby przypominał wzorzec zamieszczony poniżej. Po wykonaniu wszystkich zmian, plik ucf należy koniecznie zapisać. ## This file is a general.ucf for Nexys rev B board ## To use it in a project: ## - remove or comment the lines corresponding to unused pins ## - rename the used signals according to the project ##Clock signal Net "clk" LOC=V0; ## 7 segment display Net "seg<7>" LOC = T7; Net "seg<6>" LOC = T8; Net "seg<5>" LOC = U7; Net "seg<4>" LOC = U8; Net "seg<>" LOC = M4; Net "seg<>" LOC = N4; Net "seg<>" LOC = L4; Net "seg<0>" LOC = M; Net "anoda<0>" LOC = N6; Net "anoda<>" LOC = N5; Net "anoda<>" LOC = P8; Net "anoda<>" LOC = P7; ## Leds Net "almost_empty" LOC = U6; Net "half_full" LOC = V6; Net "almost_full" LOC = U5; Net "full" LOC = V5; #Net "Led<4>" LOC = M; #Net "Led<5>" LOC = N; Net "ack_in" LOC = R; Net "stb_out" LOC = T; ## Switches Net "data_in<7>" LOC = T0; Net "data_in<6>" LOC = T9; Net "data_in<5>" LOC = V9; Net "data_in<4>" LOC = M8; Net "data_in<>" LOC = N8; Net "data_in<>" LOC = U8; Net "data_in<>" LOC = V8; Net "data_in<0>" LOC = T5; ## Buttons #Net "btns" LOC = B8; Net "stb_in" LOC = A8; Net "async_rst" LOC = C4; Net "ack_out" LOC = C9; Net "rst" LOC = D9; 5

26 5.. Synteza i implementacja Przy zaznaczonym module top należy dwukrotnie kliknąć prawym przyciskiem myszy na opcji Synthesize XST. Doprowadzi to do syntezy układu. Po kilkudziesięciu sekundach wyniki syntezy będzie można oglądać w zakładce Design Summary. Po ich przejrzeniu należy następnie wykonać analogicznie implementację (Implement Design) oraz generację pliku programującego (Generate Programming File). Jeśli wszystko przebiegło pomyślnie, proszę zaznajomić się z raportem po implementacji (okno Design Summary), a następnie przystąpić do konfiguracji urządzenia

27 5.4. Rekonfiguracja układy FPGA W celu zaprogramowania układu FPGA, należy dwukrotnie kliknąć prawym przyciskiem myszy na opcji Configure Target Device. Otwarte zostanie nowe okno, w którym kolejno proszę kliknąć na opcję Boundary Scan (dwukrotnie) i ikonę Initialize Chain (jednorazowo). 7

28 W nowo otwartym oknie należy zaznaczyć plik, który posłuży do konfiguracji układu FPGA. W naszym przypadku należy zaznaczyć plik o nazwie top.bit, a następnie kliknąć na przycisk Open. W kolejnych oknach należy kliknąć na przyciski No oraz Cancel. Proszę zwrócić uwagę, że typ układu FPGA został rozpoznany automatycznie. Pod symbolem układu oraz jego typem widnieje nazwa pliku, który zostanie użyty do konfiguracji (top.bit). Prawym przyciskiem myszy kliknąć na symbolu imitującym kość FPGA i z pojawiającego się menu kontekstowego wybrać Program. Pojawi się okno postępu rekonfiguracji układu. Gdy pasek postępu osiągnie 00%, pojawi się komunikat Program Succeeded. Układ jest w tej chwili skonfigurowany. Operując przełącznikami typu Dip Switch oraz przyciskami monostabilnymi, proszę zweryfikować poprawność pracy układu. Proszę pamiętać również, że układ potrzebuje ok. [s] na zatrzaśnięcie danej wejściowej i wystawienie danej wyjściowej. 8