Materiały do wykładu. 8.ArchitekturaPower. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski

Wielkość: px
Rozpocząć pokaz od strony:

Download "Materiały do wykładu. 8.ArchitekturaPower. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski"

Transkrypt

1 Materiały do wykładu 8.ArchitekturaPower Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 27maja2014

2 Narodziny konsorcjum AIM Apple komputery Macintosh z procesorami serii IBM procesor POWER(Performance Optimization With Enhanced RISC) superskalarny prawie RISC Motorola wtedy główny konkurent Intela, bardzo popularne CISC serii i niezbyt popularne RISC serii PPC = PowerPC = Power Performance Computing

3 Rozwój POWER bitowyPPC PPC603, bitowyPPC PPC750 PowerMacintoshG PPC7400 obliczeniawektorowe 2005 PPC 970, dwurdzeniowy 64-bitowy POWER POWER POWER POWER8,12rdzeni,ponad4mldtranzystorów,22nmSOI

4 Najważniejsze zastosowania 8.3 Macintosh( ) AS/400,Systemi,Systemp Blade Center komputery modułowe Superkomputery Blue Gene Konsole do gier: PlayStation 3, Nintendo Wii, Xbox 360 Urządzenia sieciowe Systemy wbudowane(ang. embedded)

5 Konsorcjum Apple-IBM-Motorola rozpadło się. Obecnie 8.4 Motorola sprzedała dział mikroprocesorów firmie Freescale. Apple montuje w Macintoshach procesory Intela. Power.org:IBM,Freescale,... OpenPOWER Consortium: IBM, Google, Nvidia, Altera, Samsung,... Jedna popularniejszych architektur RISC

6 Jugene 8.5

7 Power Instruction Set Architecture Wersja 2.03 e200,e500,e700 Freescale PPC405,440,460,970,POWER5 IBM CellPPE IBM Wersja 2.05, POWER6 Wersja 2.06, POWER7 Wersja 2.07, POWER8 Power ISA(1) 8.6

8 Power ISA(2) 8.7

9 Power ISA(3) 8.8

10 Power ISA(4) 8.9

11 Power ISA(5) 8.10

12 Power ISA(6) 8.11 Book I Power ISA User Instruction Set Architecture Book II Power ISA Virtual Enviroment Architecture Book III-S Power ISA Operating Environment Architecture Server Environment Book III-E Power ISA Operating Environment Architecture Embedded Book VLE Power ISA Operating Enviroment Architecture Variable Length Encoding(VLE) Environment

13 Kolejność bajtów i bitów 8.12 Procesor uruchamia się w trybie grubokońcówkowym (ang. big-endian). Większość modeli obsługuje też tryb cienkokońcówkowy (ang. little-endian). Kolejność bajtów określa odpowiedni bit w MSR(machine state register), osobno dla trybu użytkownika i nadzorcy. Niektóre wersje procesorów dla systemów wbudowanych posiadają osobny bit kolejności bajtów dla każdej strony pamięci. Bity numerowane są od najbardziej do najmniej znaczącego. MSB manumer0.

14 Rejestry widziane przez użytkownika(1) 8.13 R0-R31 64-bitowe rejestry ogólnego przeznaczenia R0wwieluinstrukcjachoznacza0. R1 jest często używany jako wskaźnik stosu. CR 32-bitowy rejestr warunków(znaczników, predykatów) CTR 64-bitowy licznik sterujący pętlą lub adres rozgałęzienia warunkowego LR 64-bitowy rejestr powiązania, adres powrotu z procedury XER 32-bitowy rejestr wyjątków operacji stałopozycyjnych, bity nadmiaru, bit przeniesienia CA, licznik dla operacji łańcuchowych

15 Rejestry widziane przez użytkownika(2) 8.14 FPR0-FPR31 64-bitowe rejestry zmiennopozycyjne FPSCR 32-bitowy rejestr stanu i sterowania jednostki zmiennopozycyjnej VR0-VR bitowe rejestry wektorowe VSCR 32-bitowy rejestr stanu i sterowania jednostki wektorowej VRSAVE 32-bitowy rejestr opisujący używane przez aplikację rejestry wektorowe

16 Tryby adresowania(1) 8.15 Instrukcje przesłania z i do pamięci(ea effective address) rej. pośredni z przesunięciem EA:= RA + signext(d) rej. pośr. z preink./predekr. EA:= RA:= RA + signext(d) indeksowy EA:=RA+RB indeksowyzpreinkrementacją EA:=RA:=RA+RB Instrukcje rozgałęziania(pc program counter) bezwzględny PC:= adres względny PC:= PC + signext(d) rejestrowypośredni PC:=LR/PC:=CTR Operacje stałoprzecinkowe rejestrowy natychmiastowy RA stała

17 Tryby adresowania(2) 8.16 Operacje zmiennoprzecinkowe rejestrowy Operacje wektorowe rejestrowy FPRA VRA

18 Instrukcje 8.17 Bogaty zestaw instrukcji, ale dobrze przemyślany. Zbiór instrukcji podzielony na kategorie poszczególne modele implementują wybrane kategorie. 32-bitowe kody instrukcji, wyrównywane do granicy 4 bajtów 20 formatów instrukcji Dwuetapowe sterowanie rozgałęzieniami programu Wiele instrukcji posiada dwie wersje: modyfikująca rejestr CR zgodnie z wynikiem operacji mnemonik zkropką, niemodyfikująca rejestru CR mnemonik bez kropki.

19 Instrukcje sterujące rozgałęzieniami(1) 8.18 Rozgałęzienia bezwarunkowe b addr ;PC:=PC+signext(addr*4) ba addr ;PC:=signext(addr*4) bl addr ;LR:=PC+4 ;PC:=PC+signext(addr*4) bla addr ;LR:=PC+4 ;PC:=signext(addr*4) Rozgałęzienia warunkowe; pola BO, BI opisują sposób użycia rejestrów CR, CRT oraz zawierają wskazówkę dla predykcji skoków. bc BO, BI, addr bca BO, BI, addr bcl BO, BI, addr bcla BO,BI,addr

20 Instrukcje sterujące rozgałęzieniami(2) 8.19 Rozgałęzienia warunkowe; pole BH zawiera wskazówkę co do adresu, pod który następuje skok. bclr BO,BI,BH ;PC:=LRand b bclrl BO,BI,BH ;tmp:=lrand b ;LR:=PC+4 ;PC:=tmp bcctr BO,BI,BH ;PC:=CTRand b bcctrl BO,BI,BH ;LR:=PC+4 ;PC:=CTRand b Nie ma instrukcji wołania i powrotu z procedury. Czy rzeczywiście?

21 Podwójne słowo(64 bity) ld RT,D(RA) ldu RT,D(RA) Instrukcje przesłania z pamięci(1) 8.20 ;RT:=[RA+signext(D)] ;RA:=RA+signext(D) ;RT:=[RA] ldx RT,RA,RB ;RT:=[RA+RB] ldux RT,RA,RB ;RA:=RA+RB ;RT:=[RA] Słowo(32bity) lwz RT, D(RA) lwzu RT, D(RA) lwzx RT,RA,RB lwzux RT,RA,RB lwa RT, D(RA) lwax RT,RA,RB lwaux RT,RA,RB ; RT:= zeroext([ra + signext(d)]) ; RT:= signext([ra + signext(d)])

22 Półsłowo(16 bitów) lhz RT, D(RA) lhzu RT, D(RA) lhzx RT,RA,RB lhzux RT,RA,RB lha RT, D(RA) lhau RT, D(RA) lhax RT,RA,RB lhaux RT,RA,RB Bajt(8bitów) lbz RT, D(RA) lbzu RT, D(RA) lbzx RT,RA,RB lbzux RT,RA,RB Instrukcje przesłania z pamięci(2) 8.20

23 Instrukcje przesłania z pamięci(3) 8.22 Ze zmianą kolejności bajtów lhbrx RT,RA,RB lwbrx RT,RA,RB Ciągsłów lmw RT, D(RA) lswi RT,RA,NB lswx RT,RA,RB

24 Instrukcje przesłania do pamięci(1) 8.23 Podwójne słowo(64 bity) std RS, D(RA) stdu RS,D(RA) ;[RA + signext(d)]:= RS ;RA:=RA+signext(D) ;[RA]:=RS stdx RS,RA,RB ;[RA+RB]:=RS stdux RS,RA,RB ;RA:=RA+RB ;[RA]:=RS Słowo(32bity) stw RS, D(RA) stwu RS, D(RA) stwx RS,RA,RB stwux RS,RA,RB

25 Półsłowo(16 bitów) sth RS, D(RA) sthu RS, D(RA) sthx RS,RA,RB sthux RS,RA,RB Bajt(8bitów) stb RS, D(RA) stbu RS, D(RA) stbx RS,RA,RB stbux RS,RA,RB Instrukcje przesłania do pamięci(2) 8.24

26 Instrukcje przesłania do pamięci(3) 8.25 Ze zmianą kolejności bajtów sthbrx RS,RA,RB stwbrx RS,RA,RB Ciągsłów stmw RS, D(RA) stswi RS,RA,NB stswx RS,RA,RB Nie ma instrukcji stosowych. Czy rzeczywiście?

27 Instrukcje stałopozycyjne(1) 8.26 Dodawanie; każda z poniższych instrukcji występuje w czterech wariantach(np. add, add., addo, addo.); o oznacza modyfikowanie bitu nadmiaru w rejestrze XER. add RT,RA,RB ;RT:=RA+RB addc RT,RA,RB ;CA,RT:=RA+RB adde RT,RA,RB ;CA,RT:=RA+RB+CA addme RT,RA ;CA,RT:=RA+CA-1 addze RT,RA ;CA,RT:=RA+CA Dodawanie(odejmowanie) stałej addi RT,RA,SI ;RT:=RA+signext(SI) addis RT,RA,SI ;RT:=RA+signext(SI<<16) addic RT,RA,SI ;CA,RT:=RA+signext(SI) addic. RT,RA,SI ;CA,RT:=RA+signext(SI)

28 Instrukcje stałopozycyjne(2) 8.27 Mnożenie mulld RT,RA,SI ;RT:=(bits64:127)(RA*RB) mulhdu RT,RA,SI ;RT:=(bits0:63)(unsignedRA*RB) mulhd RT,RA,SI ;RT:=(bits0:63)(signedRA*RB) Mnożenie przez stałą mulli RT,RA,SI ;RT:=(bits64:127)(RA*signext(SI))

29 Instrukcje stałopozycyjne(3) 8.28 Pozostałe arytmetyczne subf RT,RA,RB ;RT:=negRA+RB+1 subfc RT,RA,RB ;CA,RT:=negRA+RB+1 subfe RT,RA,RB ;CA,RT:=negRA+RB+CA subfme RT,RA ;CA,RT:=negRA+CA-1 subfze RT,RA ;CA,RT:=negRA+CA neg RT,RA ;RT:=negRA+1 mullw RT,RA,RB mulhwu RT,RA,RB mulhw RT,RA,RB divw RT,RA,RB divwu RT,RA,RB divd RT,RA,RB divdu RT,RA,RB

30 Instrukcje stałopozycyjne(4) 8.29 Porównanie liczb ze znakiem; BF określa modyfikowane pole rejestru CR,Lokreślarozmiaroperacji32lub64bity. cmpi BF,L,RA,SI cmp BF,L,RA,RB Porównanieliczbbezznaku;BFiLjw. cmpli BF,L,RA,UI cmpl BF,L,RA,RB Pułapki twi TO, RA, SI tw TO,RA,RB tdi TO, RA, SI td TO,RA,RB

31 Instrukcje stałopozycyjne(5) 8.30 Operacje logiczne andi. RA,RS,UI ;RA:=RSandzeroext(UI) andis. RA,RS,UI ;RA:=RSandzeroext(UI<<16) ori RA,RS,UI ;RA:=RSorzeroext(UI) oris RA,RS,UI ;RA:=RSorzeroext(UI<<16) xori RA,RS,UI ;RA:=RSxorzeroext(UI) xoris RA,RS,UI ;RA:=RSxorzeroext(UI<<16) and RA,RS,RB ;RA:=RSandRB or RA,RS,RB ;RA:=RSorRB xor RA,RS,RB ;RA:=RSxorRB nand RA,RS,RB ;RA:=not(RSandRB) nor RA,RS,RB ;RA:=not(RSorRB) eqv RA,RS,RB ;RA:=not(RSxorRB) andc RA,RS,RB ;RA:=RSandnotRB orc RA,RS,RB ;RA:=RSornotRB

32 Rozszerzanie bitu znaku extsb RA,RS extsh RA,RS extsw RA,RS Przesunięcia i obroty... Instrukcje stałopozycyjne(6) 8.31 Przesłaniamiędzyrejestremspecjalnym(XER,LR,CTR,VRSAVE,...), a rejestrem ogólnego przeznaczenia... Przypisanie warunkowe isel RT,RA,RB,BC ;RT:=(bitBC+32)CR?RA:RB

33 Instrukcje stałopozycyjne(7) 8.32 Liczba wiodących zer w słowie i podwójnym słowie cntlzw RA, RS cntlzd RA, RS Liczba jedynek w poszczególnych bajtach pocntb RA, RS Nie ma instrukcji przesłania między rejestrami ogólnego przeznaczenia. Dlaczego? Nie ma instrukcji bitowej negacji. Dlaczego?

34 Instrukcje zmiennopozycyjne(1) 8.33 Tradycyjne fmr FRT,FRB ;FRT:=FRB fneg FRT,FRB ;FRT:=-FRB fabs FRT,FRB ;FRT:=abs(FRB) fnabs FRT, FRB ; FRT:=-abs(FRB) fadd FRT,FRA,FRB ;FRT:=FRA+FRB fsub FRT,FRA,FRB ;FRT:=FRA-FRB fmul FRT,FRA,FRB ;FRT:=FRA*FRB fdiv FRT,FRA,FRB ;FRT:=FRA/FRB fsqrt FRT, FRB ; FRT:= sqrt(frb) Większość instrukcji zmiennopozycyjnych ma też wersję pojedynczej precyzji oraz odpowiednie wersje z kropką.

35 Instrukcje zmiennopozycyjne(2) 8.34 Mnożenie z akumulacją fmadd FRT,FRA,FRC,FRB ;FRT:=(FRA*FRC)+FRB fmsub FRT,FRA,FRC,FRB ;FRT:=(FRA*FRC)-FRB fnmadd FRT,FRA,FRC,FRB ;FRT:=-((FRA*FRC)+FRB) fnmsub FRT,FRA,FRC,FRB ;FRT:=-((FRA*FRC)-FRB) Przypisanie warunkowe fsel FRT,FRA,FRC,FRB ;FRT:=FRA>=0?FRC:FRB Konwersje z i do formatów stałopozycyjnych... Zaokrąglanie...

36 Instrukcje zmiennopozycyjne(3) 8.35 Szacowanie odwrotności i odwrotności z pierwiastka kwadratowego... Porównywanie... Przesłaniazidopamięci...

37 Skrótowe mnemoniki 8.36 Często używane instrukcje cmpd Rx,Ry cmp 0,1,Rx,Ry sub Rz,Ry,Rx subf Rz,Rx,Ry li Rx, value addi Rx, 0, value mr Rx, Ry or Rx, Ry, Ry nop ori 0, 0, 0 not Rx, Ry nor Rx, Ry, Ry Wołanie procedury bl addr bla addr Powrót z procedury blr bclr 31,0,0

38 Małe podsumowanie 8.37 Nie jest to zupełnie czysty RISC. Rozwój technologii pozwolił na rozwiązania, które są niezgodne z pierwotną filozofią RISC. Wydajesię,żejestznaczniewięcejinstrukcjiniżnp.wx86,który jest klasycznym CISC, ale tak naprawdę w x86 wiele instrukcji ukrywa się pod jednakowym mnemonikiem, a w Power każdy tryb adresowania ma osobny mnemonik. Zestaw instrukcji jest dobrany rozsądnie, bez przesadnej nadmiarowości.

39 AltiVec, Velocity Engine, VMX(1) 8.38 Wektorowe operacje arytmetyczne stałopozycyjne 16elementówtypubajt(8bitów) 8 elementów typu półsłowo(16 bitów) 4elementytypusłowo(32bity) typpixel Wektorowe operacje arytmetyczne zmiennopozycyjne 4 elementy pojedynczej precyzji brak wsparcia dla podwójnej precyzji Bardziej kompletny i lepiej zaprojektowany zestaw instrukcji niż np. konkurencyjne SSE

40 AltiVec, Velocity Engine, VMX(2) 8.39 Przesłaniazidopamięci Pakowanie i rozpakowywanie wektorów Scalanie wektorów Rozrzucanie elementów wektora Permutowanie elementów wektora Wybór(selekcja) elementów wektora Przesunięcia Operacje z nasyceniem

41 Signal Processing Engine(SPE) 8.40 Rozszerzenie wspierające operacje cyfrowego przetwarzania sygnałów(dsp Digital Signal Processing) Rejestry ogólnego przeznaczenia Wsparcie dla formatu stałopozycyjnego ułamkowego Stałopozycyjne operacje wektorowe Operacje z nasyceniem Operacja pomnóż i sumuj(mac multiply and accumulate)

42 Embedded Floating-Point 8.41 Rozszerzenie SPE o operacje zmiennoprzecinkowe Rejestry ogólnego przeznaczenia Skalarne operacje pojedynczej i podwójnej precyzji Wektorowe operacje pojedynczej precyzji

43 Translacja adresów(1) 8.42 Effective Address(EA) Segment Lookaside Buffer(SLB) Virtual Address(VA) Hashed Page Table(HTAB)/ Translation Lookaside Buffer(TLB) Real Address(RA)

44 Przestrzeń adresowa(1) bitowyadresefektywny.Efektywnaprzestrzeńadresowama2 64 bajtów. 78-bitowyadreswirtualny.Wirtualnaprzestrzeńadresowama2 n bajtów,gdzie65 n 78.Najbardziejznaczące78 nbityadresu wirtualnego muszą być wyzerowane. 62-bitowy adres rzeczywisty. Rzeczywista przestrzeń adresowa ma 2 m bajtów,gdziem 62.Najbardziejznaczące62 mbityadresu rzeczywistego muszą być wyzerowane. Rozmiarsegmentuwynosi2 s bajtów,gdzies=28,40. Rozmiarstronywynosi2 p bajtów,gdziep 12.

45 Translacja adresów(2) s s p p EA Effective Segment ID(ESID) Page Byte SLBzamieniaESIDnaVSID. 78 s s p p VA Virtual Segment ID(VSID) Page Byte } {{ } Virtual Page Number(VPN) HTAB/TLB zamienia VPN na RPN. 62 p RA Real Page Number(RPN) Byte p

46 Przestrzeń adresowa(2) 8.45 Po co taka duża wirtualna przestrzeń adresowa? Przypomnijmy, że stronicowanie uwalnia nas od problemu fragmentacji pamięci rzeczywistej, ale nie rozwiązuje problemu fragmentacji pamięci wirtualnej. Duża wirtualna przestrzeń adresowa umożliwia nieprzejmowanie się problemem fragmentacji pamięci wirtualnej. Właściwie nie trzeba jej nawet zwalniać. Alokując1TiB(2 40 bajtów)nasekundę,2 78 bajtówwystarczyna ponad 8 tysięcy lat.

47 Wywoływanie usług systemu operacyjnego 8.46 Zgłoszenie przerwania programowego sc sc LEV Efektywny adres procedury obsługi 0C00h Powrót z obsługi przerwania rfid hrfid

48 Alternatywne kodowanie instrukcji Variable Length Encoding lub 32 bitowe kody instrukcji, wyrównywane do granicy 2 bajtów Zmniejszenie wielkości kodu i przyspieszenie jego wykonywania Oszczędności istotne chyba tylko w systemach wbudowanych Miejmy nadzieję, że rozwój architektury Power nie pójdzie w tym kierunku.:-)

49 PowerXCell 8i 8.48 Następca Cell BE Cell Broadband Engine Architecture PierwotniewspólnyprojektIBM,ToshibaiSony konsoledogier PPE Power Processor Element 64-bitowy rdzeń Power 512 KiB pamięci podręcznej L2 8 koprocesorów wektorowych SPE Synergistic Processor Element RISCSIMD 128 rejestrów 128 bitowych 256 KiB pamięci lokalnej Element interconnect bus

50 PowerXCell 8i 8.49 PPE wykonuje wątki sterujące maksymalnie dwa równolegle. SPE wykonują wątki wymagające masywnych obliczeń każdy SPE jeden wątek. PPEiSPEmająróżnezestawyinstrukcji. ModułykodunaPPEiSPEsąkompilowaneoddzielnie. PPE i SPE współdzielą architekturę pamięci wirtualnej i jednostkę translacji adresów.

51 SPE(1) 8.50 Prosta mikroarchitektura Tylko instrukcje wektorowe Operacje load-store wyrównane do rozmiaru wektora 16 bajtów Preferowany slot dla argumentów skalarnych Operacja rotate wspomagająca obliczenia skalarne Paczkowanie instrukcji statyczny przydział instrukcji do potoków Dwa krótkie potoki Statyczna predykcja skoków

52 Przewidywalny czas wykonania kodu Szybka pamięć lokalna SPE(2) 8.51 mniejsza powierzchnia niż pamięci podręcznej o tej samej pojemności eliminacja skomplikowanej logiki sterowania pamięcią podręczną przewidywalne opóźnienia dostępu Decyzja programisty kiedy i które dane ściągać do pamięci lokalnej Operacje zmiennoprzecinkowe podwójnej precyzji dwukrotnie wolniejsze niż pojedynczej precyzji

53 Dygresja o wektoryzacji(1) 8.52 Selekcja bez wektoryzacji wymaga zwykle użycia instrukcji skoków. for(i=0;i<vl;i++) if(a[i]>b[i]) m[i]=a[i]*5; else m[i]=b[i]*3; Selekcja zapisana wektorowo eliminuje skoki kosztem liczenia niepotrzebnych wartości. for(i=0;i<vl;i++){ a_tmp[i]=a[i]*5; b_tmp[i]=b[i]*3; s[i]=a[i]>b[i]; m[i]=s[i]?a_tmp[i]:b_tmp[i]; }

54 Dygresja o wektoryzacji(2) 8.53 Wołanie funkcji wewnątrz pętli blokuje wektoryzację. intf(intn){ if(n==0)return0; elsereturnf(n-1)+1; } for(i=0;i<1000;i++) a[i]=f(i); Usuwamy funkcję z wnętrza pętli. a[0]=0 for(i=1;i<1000;i++) a[i]=a[i-1]+1; Rekurencja pozostała.

55 Dygresja o wektoryzacji(3) 8.54 Dobrze jest, jeśli potrafimy wyprowadzić zależność nierekurencyjną. for(i=0;i<1000;i++) a[i]=i; Gdy nie potrafimy, odsuwamy rekurencję możliwie daleko. a[0]=0;... a[63]=63; for(i=64;i<1000;i++) a[i]=a[i-64]+64;

Podręcznik użytkownika aplikacji SimPPC w wersji 1.1 SimPPC

Podręcznik użytkownika aplikacji SimPPC w wersji 1.1 SimPPC SimPPC Symulator mikroprocesora PowerPC 601 Podręcznik użytkownika Wydanie I, styczeń 2014 Podręcznik użytkownika aplikacji SimPPC w wersji 1.1 PowerPC jest zastrzeżonym znakiem towarowym firmy International

Bardziej szczegółowo

Układ wykonawczy, instrukcje i adresowanie. Dariusz Chaberski

Układ wykonawczy, instrukcje i adresowanie. Dariusz Chaberski Układ wykonawczy, instrukcje i adresowanie Dariusz Chaberski System mikroprocesorowy mikroprocesor C A D A D pamięć programu C BIOS dekoder adresów A C 1 C 2 C 3 A D pamięć danych C pamięć operacyjna karta

Bardziej szczegółowo

Procesor ma architekturę rejestrową L/S. Wskaż rozkazy spoza listy tego procesora. bgt Rx, Ry, offset nand Rx, Ry, A add Rx, #1, Rz store Rx, [Rz]

Procesor ma architekturę rejestrową L/S. Wskaż rozkazy spoza listy tego procesora. bgt Rx, Ry, offset nand Rx, Ry, A add Rx, #1, Rz store Rx, [Rz] Procesor ma architekturę akumulatorową. Wskaż rozkazy spoza listy tego procesora. bgt Rx, Ry, offset or Rx, Ry, A add Rx load A, [Rz] push Rx sub Rx, #3, A load Rx, [A] Procesor ma architekturę rejestrową

Bardziej szczegółowo

. III atyka, sem, Inform Symulator puterów Escape rchitektura kom A

. III atyka, sem, Inform Symulator puterów Escape rchitektura kom A Symulator Escape Konfiguracja ogólna Enable MUL and DIV Complete Set of Comp.Oper Sign Extension of B/H/W Memory Oper on B/H/W Program Program Dane Dane Załaduj konfigurację symulatora (File -> OpenFile)

Bardziej szczegółowo

Architektura Systemów Komputerowych. Jednostka ALU Przestrzeń adresowa Tryby adresowania

Architektura Systemów Komputerowych. Jednostka ALU Przestrzeń adresowa Tryby adresowania Architektura Systemów Komputerowych Jednostka ALU Przestrzeń adresowa Tryby adresowania 1 Jednostka arytmetyczno- logiczna ALU ALU ang: Arythmetic Logic Unit Argument A Argument B A B Ci Bit przeniesienia

Bardziej szczegółowo

Struktura i działanie jednostki centralnej

Struktura i działanie jednostki centralnej Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala

Bardziej szczegółowo

Programowalne układy logiczne

Programowalne układy logiczne Programowalne układy logiczne Mikroprocesor Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 6 grudnia 2014 Zbudujmy własny mikroprocesor Bardzo prosty: 16-bitowy, 16 rejestrów

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 3 Jan Kazimirski 1 Podstawowe elementy komputera. Procesor (CPU) 2 Plan wykładu Podstawowe komponenty komputera Procesor CPU Cykl rozkazowy Typy instrukcji Stos Tryby adresowania

Bardziej szczegółowo

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem

Bardziej szczegółowo

Wprowadzenie do architektury komputerów systemy liczbowe, operacje arytmetyczne i logiczne

Wprowadzenie do architektury komputerów systemy liczbowe, operacje arytmetyczne i logiczne Wprowadzenie do architektury komputerów systemy liczbowe, operacje arytmetyczne i logiczne 1. Bit Pozycja rejestru lub komórki pamięci służąca do przedstawiania (pamiętania) cyfry w systemie (liczbowym)

Bardziej szczegółowo

Programowanie Niskopoziomowe

Programowanie Niskopoziomowe Programowanie Niskopoziomowe Wykład 2: Reprezentacja danych Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Kilka ciekawostek Zapisy binarny, oktalny, decymalny

Bardziej szczegółowo

Architektura Systemów Komputerowych. Rozwój architektury komputerów klasy PC

Architektura Systemów Komputerowych. Rozwój architektury komputerów klasy PC Architektura Systemów Komputerowych Rozwój architektury komputerów klasy PC 1 1978: Intel 8086 29tys. tranzystorów, 16-bitowy, współpracował z koprocesorem 8087, posiadał 16-bitową szynę danych (lub ośmiobitową

Bardziej szczegółowo

Procesory rodziny x86. Dariusz Chaberski

Procesory rodziny x86. Dariusz Chaberski Procesory rodziny x86 Dariusz Chaberski 8086 produkowany od 1978 magistrala adresowa - 20 bitów (1 MB) magistrala danych - 16 bitów wielkość instrukcji - od 1 do 6 bajtów częstotliwośc pracy od 5 MHz (IBM

Bardziej szczegółowo

Materiały do wykładu. 8.ArchitekturaPower. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski

Materiały do wykładu. 8.ArchitekturaPower. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski Materiały do wykładu 8.ArchitekturaPower Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 31maja2009 Narodziny 8.1 1991 konsorcjum AIM Apple komputery Macintosh z procesorami serii 68000 IBM

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

Architektura typu Single-Cycle

Architektura typu Single-Cycle Architektura typu Single-Cycle...czyli budujemy pierwszą maszynę parową Przepływ danych W układach sekwencyjnych przepływ danych synchronizowany jest sygnałem zegara Elementy procesora - założenia Pamięć

Bardziej szczegółowo

Spis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne

Spis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...

Bardziej szczegółowo

Rozszerzalne kody operacji (przykład)

Rozszerzalne kody operacji (przykład) Tryby adresowania natychmiastowy (ang. immediate) bezpośredni (ang. direct) pośredni (ang. indirect) rejestrowy (ang. register) rejestrowy pośredni (ang. register indirect) z przesunieciem (indeksowanie)

Bardziej szczegółowo

Budowa komputera Komputer computer computare

Budowa komputera Komputer computer computare 11. Budowa komputera Komputer (z ang. computer od łac. computare obliczać) urządzenie elektroniczne służące do przetwarzania wszelkich informacji, które da się zapisać w formie ciągu cyfr albo sygnału

Bardziej szczegółowo

Budowa Mikrokomputera

Budowa Mikrokomputera Budowa Mikrokomputera Wykład z Podstaw Informatyki dla I roku BO Piotr Mika Podstawowe elementy komputera Procesor Pamięć Magistrala (2/16) Płyta główna (ang. mainboard, motherboard) płyta drukowana komputera,

Bardziej szczegółowo

Kodowanie informacji. Kody liczbowe

Kodowanie informacji. Kody liczbowe Wykład 2 2-1 Kodowanie informacji PoniewaŜ komputer jest urządzeniem zbudowanym z układów cyfrowych, informacja przetwarzana przez niego musi być reprezentowana przy pomocy dwóch stanów - wysokiego i niskiego,

Bardziej szczegółowo

ARCHITEKTURA PROCESORA,

ARCHITEKTURA PROCESORA, ARCHITEKTURA PROCESORA, poza blokami funkcjonalnymi, to przede wszystkim: a. formaty rozkazów, b. lista rozkazów, c. rejestry dostępne programowo, d. sposoby adresowania pamięci, e. sposoby współpracy

Bardziej szczegółowo

Programowanie Niskopoziomowe

Programowanie Niskopoziomowe Programowanie Niskopoziomowe Wykład 4: Architektura i zarządzanie pamięcią IA-32 Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Wstęp Tryby pracy Rejestry

Bardziej szczegółowo

Projektowanie. Projektowanie mikroprocesorów

Projektowanie. Projektowanie mikroprocesorów WYKŁAD Projektowanie mikroprocesorów Projektowanie układ adów w cyfrowych - podsumowanie Algebra Boole a Bramki logiczne i przerzutniki Automat skończony System binarny i reprezentacja danych Synteza logiczna

Bardziej szczegółowo

Układ sterowania, magistrale i organizacja pamięci. Dariusz Chaberski

Układ sterowania, magistrale i organizacja pamięci. Dariusz Chaberski Układ sterowania, magistrale i organizacja pamięci Dariusz Chaberski Jednostka centralna szyna sygnałow sterowania sygnały sterujące układ sterowania sygnały stanu wewnętrzna szyna danych układ wykonawczy

Bardziej szczegółowo

UTK ARCHITEKTURA PROCESORÓW 80386/ Budowa procesora Struktura wewnętrzna logiczna procesora 80386

UTK ARCHITEKTURA PROCESORÓW 80386/ Budowa procesora Struktura wewnętrzna logiczna procesora 80386 Budowa procesora 80386 Struktura wewnętrzna logiczna procesora 80386 Pierwszy prawdziwy procesor 32-bitowy. Zawiera wewnętrzne 32-bitowe rejestry (omówione zostaną w modułach następnych), pozwalające przetwarzać

Bardziej szczegółowo

Procesor i jego architektura (CISC, RISC, 32/64 bity). Systemy wieloprocesorowe. wer Wojciech Myszka 16 pa«zdziernika 2008

Procesor i jego architektura (CISC, RISC, 32/64 bity). Systemy wieloprocesorowe. wer Wojciech Myszka 16 pa«zdziernika 2008 Procesor i jego architektura (CISC, RISC, 32/64 bity). Systemy wieloprocesorowe. wer. 1.4 Wojciech Myszka 16 pa«zdziernika 2008 CISC I Complex Instruction Set Computers nazwa architektury mikroprocesorów

Bardziej szczegółowo

Architektura komputerów. Asembler procesorów rodziny x86

Architektura komputerów. Asembler procesorów rodziny x86 Architektura komputerów Asembler procesorów rodziny x86 Architektura komputerów Asembler procesorów rodziny x86 Rozkazy mikroprocesora Rozkazy mikroprocesora 8086 można podzielić na siedem funkcjonalnych

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 5 Jan Kazimirski 1 Podstawowe elementy komputera. Procesor (CPU) c.d. 2 Architektura CPU Jednostka arytmetyczno-logiczna (ALU) Rejestry Układ sterujący przebiegiem programu

Bardziej szczegółowo

Materiały do wykładu. 4. Mikroprocesor. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski

Materiały do wykładu. 4. Mikroprocesor. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski Materiały do wykładu 4. Mikroprocesor Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 19 marca 2007 Małe przypomnienie 4.1 Rejestry Układ współpracy z szynami Jednostka sterująca połączenia

Bardziej szczegółowo

Zarządzanie zasobami pamięci

Zarządzanie zasobami pamięci Zarządzanie zasobami pamięci System operacyjny wykonuje programy umieszczone w pamięci operacyjnej. W pamięci operacyjnej przechowywany jest obecnie wykonywany program (proces) oraz niezbędne dane. Jeżeli

Bardziej szczegółowo

Technologie Informacyjne Wykład 3

Technologie Informacyjne Wykład 3 Technologie Informacyjne Wykład 3 Procesor i jego architektura (CISC, RISC, 32/64 bity) Systemy wieloprocesorowe Wojciech Myszka Jakub Słowiński Katedra Mechaniki i Inżynierii Materiałowej Wydział Mechaniczny

Bardziej szczegółowo

Podstawy Informatyki

Podstawy Informatyki Podstawy Informatyki Bożena Woźna-Szcześniak bwozna@gmail.com Jan Długosz University, Poland Wykład 5 Bożena Woźna-Szcześniak (AJD) Podstawy Informatyki Wykład 5 1 / 23 LICZBY RZECZYWISTE - Algorytm Hornera

Bardziej szczegółowo

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność obliczeń a architektura procesorów Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność komputerów Modele wydajności-> szacowanie czasu wykonania zadania Wydajność szybkość realizacji wyznaczonych

Bardziej szczegółowo

Księgarnia PWN: Włodzimierz Stanisławski, Damian Raczyński - Programowanie systemowe mikroprocesorów rodziny x86

Księgarnia PWN: Włodzimierz Stanisławski, Damian Raczyński - Programowanie systemowe mikroprocesorów rodziny x86 Księgarnia PWN: Włodzimierz Stanisławski, Damian Raczyński - Programowanie systemowe mikroprocesorów rodziny x86 Spis treści Wprowadzenie... 11 1. Architektura procesorów rodziny x86... 17 1.1. Model procesorów

Bardziej szczegółowo

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ Jednostka centralna dr hab. inż. Krzysztof Patan, prof. PWSZ Instytut Politechniczny Państwowa Wyższa Szkoła Zawodowa w Głogowie k.patan@issi.uz.zgora.pl Architektura i organizacja komputerów Architektura

Bardziej szczegółowo

Materiały do wykładu. 7.Architekturax86. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski

Materiały do wykładu. 7.Architekturax86. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski Materiały do wykładu 7.Architekturax86 Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 25maja2009 Narodziny 7.1 1978 Intel8086 architektura 16-bitowa 5 MHz, obudowa DIP40, 29000 tranzystorów

Bardziej szczegółowo

Architektura Systemów Komputerowych

Architektura Systemów Komputerowych Architektura Systemów Komputerowych Wykład 4: Struktura użytkowego modelu programowego komputera Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Pojęcie użytkowego

Bardziej szczegółowo

Wprowadzenie do architektury komputerów. Model programowy procesora i jego struktura Procesory CISC i RISC

Wprowadzenie do architektury komputerów. Model programowy procesora i jego struktura Procesory CISC i RISC Wprowadzenie do architektury komputerów Model programowy procesora i jego struktura Procesory CISC i RISC Użytkowy model programowy Użytkowym modelem programowym nazywamy zestaw zasobów logicznych komputera

Bardziej szczegółowo

dr inż. Jarosław Forenc

dr inż. Jarosław Forenc Informatyka 2 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr III, studia stacjonarne I stopnia Rok akademicki 2010/2011 Wykład nr 7 (24.01.2011) dr inż. Jarosław Forenc Rok akademicki

Bardziej szczegółowo

KARTA PRZEDMIOTU. Architektura Komputerów C4

KARTA PRZEDMIOTU. Architektura Komputerów C4 KARTA PRZEDMIOTU 1. Informacje ogólne Nazwa przedmiotu i kod (wg planu studiów): Nazwa przedmiotu (j. ang.): Kierunek studiów: Specjalność/specjalizacja: Poziom kształcenia: Profil kształcenia: Forma studiów:

Bardziej szczegółowo

MIKROKONTROLERY I MIKROPROCESORY

MIKROKONTROLERY I MIKROPROCESORY PLAN... work in progress 1. Mikrokontrolery i mikroprocesory - architektura systemów mikroprocesorów ( 8051, AVR, ARM) - pamięci - rejestry - tryby adresowania - repertuar instrukcji - urządzenia we/wy

Bardziej szczegółowo

LEKCJA TEMAT: Współczesne procesory.

LEKCJA TEMAT: Współczesne procesory. LEKCJA TEMAT: Współczesne procesory. 1. Wymagania dla ucznia: zna pojęcia: procesor, CPU, ALU, potrafi podać typowe rozkazy; potrafi omówić uproszczony i rozszerzony schemat mikroprocesora; potraf omówić

Bardziej szczegółowo

Podstawowe operacje arytmetyczne i logiczne dla liczb binarnych

Podstawowe operacje arytmetyczne i logiczne dla liczb binarnych 1 Podstawowe operacje arytmetyczne i logiczne dla liczb binarnych 1. Podstawowe operacje logiczne dla cyfr binarnych Jeśli cyfry 0 i 1 potraktujemy tak, jak wartości logiczne fałsz i prawda, to działanie

Bardziej szczegółowo

Wstęp do informatyki. System komputerowy. Magistrala systemowa. Architektura komputera. Cezary Bolek

Wstęp do informatyki. System komputerowy. Magistrala systemowa. Architektura komputera. Cezary Bolek Wstęp do informatyki Architektura komputera Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki System komputerowy systemowa (System Bus) Pamięć operacyjna ROM,

Bardziej szczegółowo

Schematy zarzadzania pamięcia

Schematy zarzadzania pamięcia Schematy zarzadzania pamięcia Segmentacja podział obszaru pamięci procesu na logiczne jednostki segmenty o dowolnej długości. Postać adresu logicznego: [nr segmentu, przesunięcie]. Zwykle przechowywana

Bardziej szczegółowo

Zarządzanie pamięcią operacyjną

Zarządzanie pamięcią operacyjną SOE Systemy Operacyjne Wykład 7 Zarządzanie pamięcią operacyjną dr inż. Andrzej Wielgus Instytut Mikroelektroniki i Optoelektroniki WEiTI PW Hierarchia pamięci czas dostępu Rejestry Pamięć podręczna koszt

Bardziej szczegółowo

Obliczenia równoległe na klastrze opartym na procesorze CELL/B.E.

Obliczenia równoległe na klastrze opartym na procesorze CELL/B.E. Obliczenia równoległe na klastrze opartym na procesorze CELL/B.E. Łukasz Szustak Wydział Inżynierii Mechanicznej i Informatyki Kierunek informatyka, Rok V szustak.lukasz@gmail.com Streszczenie W artykule

Bardziej szczegółowo

Architektura komputera. Cezary Bolek. Uniwersytet Łódzki. Wydział Zarządzania. Katedra Informatyki. System komputerowy

Architektura komputera. Cezary Bolek. Uniwersytet Łódzki. Wydział Zarządzania. Katedra Informatyki. System komputerowy Wstęp do informatyki Architektura komputera Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki System komputerowy systemowa (System Bus) Pamięć operacyjna ROM,

Bardziej szczegółowo

Metody numeryczne Technika obliczeniowa i symulacyjna Sem. 2, EiT, 2014/2015

Metody numeryczne Technika obliczeniowa i symulacyjna Sem. 2, EiT, 2014/2015 Metody numeryczne Technika obliczeniowa i symulacyjna Sem. 2, EiT, 2014/2015 1 Metody numeryczne Dział matematyki Metody rozwiązywania problemów matematycznych za pomocą operacji na liczbach. Otrzymywane

Bardziej szczegółowo

Język programowania: Lista instrukcji (IL Instruction List)

Język programowania: Lista instrukcji (IL Instruction List) Język programowania: Lista instrukcji (IL Instruction List) Wykład w ramach przedmiotu: Sterowniki programowalne Opracował dr inż. Jarosław Tarnawski 08.12.2009 Norma IEC 1131 Języki tekstowe Języki graficzne

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Kod U2 Opracował: Andrzej Nowak

Kod U2 Opracował: Andrzej Nowak PODSTAWY TEORII UKŁADÓW CYFROWYCH Kod U2 Opracował: Andrzej Nowak Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz http://pl.wikipedia.org/ System zapisu liczb ze znakiem opisany w poprzednim

Bardziej szczegółowo

Wykład 7. Zarządzanie pamięcią

Wykład 7. Zarządzanie pamięcią Wykład 7 Zarządzanie pamięcią -1- Świat idealny a świat rzeczywisty W idealnym świecie pamięć powinna Mieć bardzo dużą pojemność Mieć bardzo krótki czas dostępu Być nieulotna (zawartość nie jest tracona

Bardziej szczegółowo

Procesory. Schemat budowy procesora

Procesory. Schemat budowy procesora Procesory Procesor jednostka centralna (CPU Central Processing Unit) to sekwencyjne urządzenie cyfrowe którego zadaniem jest wykonywanie rozkazów i sterowanie pracą wszystkich pozostałych bloków systemu

Bardziej szczegółowo

Programowanie w asemblerze Środowiska 64-bitowe

Programowanie w asemblerze Środowiska 64-bitowe Programowanie w asemblerze Środowiska 64-bitowe 24 listopada 2015 Nieco historii najnowszej Intel wraz z HP rozpoczynaja pracę nad procesorem 64-bitowym z wykorzystaniem technologii VLIW. Powstaje procesor

Bardziej szczegółowo

Wielkości liczbowe. Wykład z Podstaw Informatyki. Piotr Mika

Wielkości liczbowe. Wykład z Podstaw Informatyki. Piotr Mika Wielkości liczbowe Wykład z Podstaw Informatyki Piotr Mika Wprowadzenie, liczby naturalne Komputer to podstawowe narzędzie do wykonywania obliczeń Jeden bajt reprezentuje oraz liczby naturalne od do 255

Bardziej szczegółowo

architektura komputerów w. 4 Realizacja sterowania

architektura komputerów w. 4 Realizacja sterowania architektura komputerów w. 4 Realizacja sterowania Model komputera CPU Jednostka sterująca Program umieszczony wraz z danymi w pamięci jest wykonywany przez CPU program wykonywany jest sekwencyjnie, zmiana

Bardziej szczegółowo

Programowanie niskopoziomowe

Programowanie niskopoziomowe Programowanie niskopoziomowe ASSEMBLER Teodora Dimitrova-Grekow http://aragorn.pb.bialystok.pl/~teodora/ Program ogólny Rok akademicki 2011/12 Systemy liczbowe, budowa komputera, procesory X86, organizacja

Bardziej szczegółowo

Architektura systemów komputerowych

Architektura systemów komputerowych Studia stacjonarne inżynierskie, kierunek INFORMATYKA Architektura systemów komputerowych Architektura systemów komputerowych dr Artur Bartoszewski Procesor część I 1. ALU 2. Cykl rozkazowy 3. Schemat

Bardziej szczegółowo

Języki i metodyka programowania. Reprezentacja danych w systemach komputerowych

Języki i metodyka programowania. Reprezentacja danych w systemach komputerowych Reprezentacja danych w systemach komputerowych Kod (łac. codex - spis), ciąg składników sygnału (kombinacji sygnałów elementarnych, np. kropek i kresek, impulsów prądu, symboli) oraz reguła ich przyporządkowania

Bardziej szczegółowo

Podstawy Informatyki. Metalurgia, I rok. Wykład 3 Liczby w komputerze

Podstawy Informatyki. Metalurgia, I rok. Wykład 3 Liczby w komputerze Podstawy Informatyki Metalurgia, I rok Wykład 3 Liczby w komputerze Jednostki informacji Bit (ang. bit) (Shannon, 1948) Najmniejsza ilość informacji potrzebna do określenia, który z dwóch równie prawdopodobnych

Bardziej szczegółowo

Magistrala systemowa (System Bus)

Magistrala systemowa (System Bus) Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki systemowa (System Bus) Pamięć operacyjna ROM, RAM Jednostka centralna Układy we/wy In/Out Wstęp do Informatyki

Bardziej szczegółowo

Architektura komputerów egzamin końcowy

Architektura komputerów egzamin końcowy Architektura komputerów egzamin końcowy Warszawa, dn. 25.02.11 r. I. Zaznacz prawidłową odpowiedź (tylko jedna jest prawidłowa): 1. Czteroetapowe przetwarzanie potoku architektury superskalarnej drugiego

Bardziej szczegółowo

Programowanie w asemblerze Architektury równoległe

Programowanie w asemblerze Architektury równoległe Programowanie w asemblerze Architektury równoległe 24 listopada 2015 1 1 Ilustracje: Song Ho Anh Klasyfikacja Flynna Duża różnorodność architektur równoległych, stad różne kryteria podziału. Najstarsza

Bardziej szczegółowo

Przetwarzanie potokowe pipelining

Przetwarzanie potokowe pipelining Przetwarzanie potokowe pipelining (część A) Przypomnienie - implementacja jednocyklowa 4 Add Add PC Address memory ister # isters Address ister # ister # memory Wstęp W implementacjach prezentowanych tydzień

Bardziej szczegółowo

Wydajność obliczeń a architektura procesorów

Wydajność obliczeń a architektura procesorów Wydajność obliczeń a architektura procesorów 1 Wydajność komputerów Modele wydajności-> szacowanie czasu wykonania zadania Wydajność szybkość realizacji wyznaczonych zadań, np.: liczba rozkazów na sekundę

Bardziej szczegółowo

Witold Komorowski: RISC. Witold Komorowski, dr inż.

Witold Komorowski: RISC. Witold Komorowski, dr inż. Witold Komorowski, dr inż. Koncepcja RISC i przetwarzanie potokowe RISC koncepcja architektury i organizacji komputera Aspekty opisu komputera Architektura Jak się zachowuje? Organizacja Jak działa? Realizacja

Bardziej szczegółowo

Bibliografia: pl.wikipedia.org www.intel.com. Historia i rodzaje procesorów w firmy Intel

Bibliografia: pl.wikipedia.org www.intel.com. Historia i rodzaje procesorów w firmy Intel Bibliografia: pl.wikipedia.org www.intel.com Historia i rodzaje procesorów w firmy Intel Specyfikacja Lista mikroprocesorów produkowanych przez firmę Intel 4-bitowe 4004 4040 8-bitowe x86 IA-64 8008 8080

Bardziej szczegółowo

SYSTEMY OPERACYJNE WYKŁAD 1 INTEGRACJA ZE SPRZĘTEM

SYSTEMY OPERACYJNE WYKŁAD 1 INTEGRACJA ZE SPRZĘTEM SYSTEMY OPERACYJNE WYKŁAD 1 INTEGRACJA ZE SPRZĘTEM Marcin Tomana marcin@tomana.net SKRÓT WYKŁADU Zastosowania systemów operacyjnych Architektury sprzętowe i mikroprocesory Integracja systemu operacyjnego

Bardziej szczegółowo

SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE

SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE SYSTEMY OPERACYJNE I SIECI KOMPUTEROWE WINDOWS 1 SO i SK/WIN 007 Tryb rzeczywisty i chroniony procesora 2 SO i SK/WIN Wszystkie 32-bitowe procesory (386 i nowsze) mogą pracować w kilku trybach. Tryby pracy

Bardziej szczegółowo

2 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.02 Rok akad. 2011/ / 24

2 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.02 Rok akad. 2011/ / 24 ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH modele programowe komputerów ASK MP.02 c Dr inż. Ignacy Pardyka 1 UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach 2 Literatura Rok akad. 2011/2012 c Dr inż. Ignacy Pardyka

Bardziej szczegółowo

organizacja procesora 8086

organizacja procesora 8086 Systemy komputerowe Procesor 8086 - tendencji w organizacji procesora organizacja procesora 8086 " # $ " % strali " & ' ' ' ( )" % *"towego + ", -" danych. Magistrala adresowa jest 20.bitowa, co pozwala

Bardziej szczegółowo

Programowanie w asemblerze ARM wprowadzenie

Programowanie w asemblerze ARM wprowadzenie Programowanie w asemblerze ARM wprowadzenie 17 stycznia 2017 Historia Firma ARM Ltd. powstała w 1990 roku jako Advanced RISC Machines Ltd., joint venture firm Acorn Computers, Apple Computer i VLSI Technology.

Bardziej szczegółowo

Mikroinformatyka. Tryb wirtualny

Mikroinformatyka. Tryb wirtualny Mikroinformatyka Tryb wirtualny Tryb wirtualny z ochroną Wprowadzony w 80286. Rozbudowany w 80386. - 4 GB pamięci fizycznej, - 64 TB przestrzeni wirtualnej, - pamięć podzielona na segmenty o rozmiarze

Bardziej szczegółowo

Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej. Instrukcja do zajęć laboratoryjnych z przedmiotu:

Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej. Instrukcja do zajęć laboratoryjnych z przedmiotu: Politechnika Białostocka Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej Instrukcja do zajęć laboratoryjnych z przedmiotu: Architektura i Programowanie Procesorów Sygnałowych Numer

Bardziej szczegółowo

Stan wysoki (H) i stan niski (L)

Stan wysoki (H) i stan niski (L) PODSTAWY Przez układy cyfrowe rozumiemy układy, w których w każdej chwili występują tylko dwa (zwykle) możliwe stany, np. tranzystor, jako element układu cyfrowego, może być albo w stanie nasycenia, albo

Bardziej szczegółowo

Układy arytmetyczne. Joanna Ledzińska III rok EiT AGH 2011

Układy arytmetyczne. Joanna Ledzińska III rok EiT AGH 2011 Układy arytmetyczne Joanna Ledzińska III rok EiT AGH 2011 Plan prezentacji Metody zapisu liczb ze znakiem Układy arytmetyczne: Układy dodające Półsumator Pełny sumator Półsubtraktor Pełny subtraktor Układy

Bardziej szczegółowo

Procesor Intel 8086 model programisty. Arkadiusz Chrobot

Procesor Intel 8086 model programisty. Arkadiusz Chrobot Procesor Intel 8086 model programisty Arkadiusz Chrobot 26 września 2011 Spis treści 1 Wstęp 2 2 Rejestry procesora 8086 2 3 Adresowanie pamięci 4 4 Ważne elementy języka Pascal 8 1 1 Wstęp Głównym celem

Bardziej szczegółowo

Sprzętowe wspomaganie pamięci wirtualnej

Sprzętowe wspomaganie pamięci wirtualnej Sprzętowe wspomaganie pamięci wirtualnej Stanisław Skonieczny 6 grudnia 2002 Spis treści 1 Intel 2 1.1 Tryby pracy procesora............................... 2 1.2 Adresowanie liniowe................................

Bardziej szczegółowo

Wprowadzenie do systemów operacyjnych

Wprowadzenie do systemów operacyjnych SOE - Systemy Operacyjne Wykład 1 Wprowadzenie do systemów operacyjnych dr inż. Andrzej Wielgus Instytut Mikroelektroniki i Optoelektroniki WEiTI PW System komputerowy Podstawowe pojęcia System operacyjny

Bardziej szczegółowo

ARCHITEKTURA KOMPUTERÓW. Reprezentacja danych w komputerach

ARCHITEKTURA KOMPUTERÓW. Reprezentacja danych w komputerach Reprezentacja danych w komputerach dr inż. Wiesław Pamuła wpamula@polsl.katowice.pl Literatura 2. J.Biernat: Architektura komputerów, Oficyna Wydawnicza Politechniki Wrocławskiej, Wrocław2002. 3. Null

Bardziej szczegółowo

Systemy operacyjne. wykład dr Marcin Czarnota laboratorium mgr Radosław Maj

Systemy operacyjne. wykład dr Marcin Czarnota laboratorium mgr Radosław Maj Systemy operacyjne wykład dr Marcin Czarnota laboratorium mgr Radosław Maj Plan wykładów 1. Wprowadzenie, 2. Procesy, wątki i zasoby, 3. Planowanie przydziału procesora, 4. Zarządzanie pamięcią operacyjną,

Bardziej szczegółowo

Adresowanie obiektów. Adresowanie bitów. Adresowanie bajtów i słów. Adresowanie bajtów i słów. Adresowanie timerów i liczników. Adresowanie timerów

Adresowanie obiektów. Adresowanie bitów. Adresowanie bajtów i słów. Adresowanie bajtów i słów. Adresowanie timerów i liczników. Adresowanie timerów Adresowanie obiektów Bit - stan pojedynczego sygnału - wejście lub wyjście dyskretne, bit pamięci Bajt - 8 bitów - wartość od -128 do +127 Słowo - 16 bitów - wartość od -32768 do 32767 -wejście lub wyjście

Bardziej szczegółowo

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów przeznaczonych do wykonania w komputerze (ang. software).

Bardziej szczegółowo

Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle. Krzysztof Banaś, Obliczenia wysokiej wydajności.

Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle. Krzysztof Banaś, Obliczenia wysokiej wydajności. Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Organizacja pamięci Organizacja pamięci współczesnych systemów komputerowych

Bardziej szczegółowo

Szkolenia specjalistyczne

Szkolenia specjalistyczne Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com

Bardziej szczegółowo

Ćwiczenie nr 3. Wyświetlanie i wczytywanie danych

Ćwiczenie nr 3. Wyświetlanie i wczytywanie danych Ćwiczenie nr 3 Wyświetlanie i wczytywanie danych 3.1 Wstęp Współczesne komputery przetwarzają dane zakodowane za pomocą ciągów zerojedynkowych. W szczególności przetwarzane liczby kodowane są w systemie

Bardziej szczegółowo

Liczby rzeczywiste są reprezentowane w komputerze przez liczby zmiennopozycyjne. Liczbę k można przedstawid w postaci:

Liczby rzeczywiste są reprezentowane w komputerze przez liczby zmiennopozycyjne. Liczbę k można przedstawid w postaci: Reprezentacja liczb rzeczywistych w komputerze. Liczby rzeczywiste są reprezentowane w komputerze przez liczby zmiennopozycyjne. Liczbę k można przedstawid w postaci: k = m * 2 c gdzie: m częśd ułamkowa,

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 4 Jan Kazimirski 1 Reprezentacja danych 2 Plan wykładu Systemy liczbowe Zapis dwójkowy liczb całkowitych Działania arytmetyczne Liczby rzeczywiste Znaki i łańcuchy znaków

Bardziej szczegółowo

Architektura Systemów Komputerowych 2

Architektura Systemów Komputerowych 2 Architektura Systemów Komputerowych 2 Pytania egzaminacyjne z części pisemnej mgr inż. Leszek Ciopiński Wykład I 1. Historia i ewolucja architektur komputerowych 1.1. Czy komputer Z3 jest zgodny z maszyną

Bardziej szczegółowo

Wprowadzenie. Dariusz Wawrzyniak. Miejsce, rola i zadania systemu operacyjnego w oprogramowaniu komputera

Wprowadzenie. Dariusz Wawrzyniak. Miejsce, rola i zadania systemu operacyjnego w oprogramowaniu komputera Dariusz Wawrzyniak Plan wykładu Definicja, miejsce, rola i zadania systemu operacyjnego Klasyfikacja systemów operacyjnych Zasada działania systemu operacyjnego (2) Miejsce, rola i zadania systemu operacyjnego

Bardziej szczegółowo

Pytania. W obecnie wykorzystywanych komputerach osobistych jest stosowana architektura: jednoszynowa. pamięciowo-centryczna.

Pytania. W obecnie wykorzystywanych komputerach osobistych jest stosowana architektura: jednoszynowa. pamięciowo-centryczna. Pytania W obecnie wykorzystywanych komputerach osobistych jest stosowana architektura: jednoszynowa pamięciowo-centryczna punkt-punkt Pamięć EEPROM jest pamięcią: kasowalną elektrycznie tylko 1 raz kasowalną

Bardziej szczegółowo

Budowa i zasada działania komputera. dr Artur Bartoszewski

Budowa i zasada działania komputera. dr Artur Bartoszewski Budowa i zasada działania komputera 1 dr Artur Bartoszewski Jednostka arytmetyczno-logiczna 2 Pojęcie systemu mikroprocesorowego Układ cyfrowy: Układy cyfrowe służą do przetwarzania informacji. Do układu

Bardziej szczegółowo

Arytmetyka liczb binarnych

Arytmetyka liczb binarnych Wartość dwójkowej liczby stałoprzecinkowej Wartość dziesiętna stałoprzecinkowej liczby binarnej Arytmetyka liczb binarnych b n-1...b 1 b 0,b -1 b -2...b -m = b n-1 2 n-1 +... + b 1 2 1 + b 0 2 0 + b -1

Bardziej szczegółowo

Pamięć wirtualna w AS/400

Pamięć wirtualna w AS/400 Pamięć wirtualna w AS/400 Jan Posiadała 19 listopada 2002 1 Spis treści 1 Wpowadzenie - co to takiego AS/400 3 2 Organizacja pamięci 4 2.1 Koncepcja wymiany................................. 4 2.2 Koncepcja

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

CPU. Architektura FLAGS Bit: dr Paweł Kowalczyk; DPTNS, KFCS UŁ. SI 16 bit. 16 bit. 16 bit.

CPU. Architektura FLAGS Bit: dr Paweł Kowalczyk; DPTNS, KFCS UŁ. SI 16 bit. 16 bit. 16 bit. Architektura 8086 8086 posiada 4 rejestry ogólnego użytku AX, BX, CX, DX, 2 rejestry indeksowe SI, DI, 3 rejestry wskaźnikowe SP, BP, IP, 4 rejestry segmentowe CS, DS, SS i ES oraz rejestr flag FLAG AH

Bardziej szczegółowo

3.Przeglądarchitektur

3.Przeglądarchitektur Materiały do wykładu 3.Przeglądarchitektur Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 24 stycznia 2009 Architektura a organizacja komputera 3.1 Architektura komputera: atrybuty widzialne

Bardziej szczegółowo

SYSTEMY OPERACYJNE WYKLAD 4 - zarządzanie pamięcią

SYSTEMY OPERACYJNE WYKLAD 4 - zarządzanie pamięcią Wrocław 2007 SYSTEMY OPERACYJNE WYKLAD 4 - zarządzanie pamięcią Paweł Skrobanek C-3, pok. 323 e-mail: pawel.skrobanek@pwr.wroc.pl www.equus.wroc.pl/studia.html 1 PLAN: 2. Pamięć rzeczywista 3. Pamięć wirtualna

Bardziej szczegółowo