System informatyczny (SI)

Transkrypt

1 Projektowane systemów komputerowych System nformatyczny (SI) System oprogramowana (software) Platforma sprzętowa (hardware) Archtektura systemu Program Program... ProgramN PC µp, µk µp DSP FPGA ASIC SISD SIMD MISD MIMD...

2 Wstęp Osągnęca technolog VLSI jej wpływ na archtektury metody projektowana systemów komputerowych Wymagana rynku wobec systemów nformatycznych: wzrost wydajnośc systemów nformatycznych; realzacja meszanych systemów analogowocyfrowych; zwększene jakośc projektowana systemów komputerowych.

3 Wstęp. Możlwośc technolog VLSI Nowoczesna technologa VLSI: 0,09 µm 80 mln bramek w układze scalonym 0,065 µm ponad 00 mln bramek/układ (ponad 500 mln tranzystorów) możlwość umeszczena całego systemu w jednym układze SoC (System-on-Chp) Podstawowy problem: Zagospodarowane tak ogromnych resursów sprzętowych

4 Przykłady systemów jednoukładowych SoC frmy Texas Instruments dla telefon komórkowej technologa DRP -90nm cyfrowe analogowe układy radowe procesor DSP układy sterowana zaslanem układy pomocncze

5 Projektowane systemów komputerowych Co robć z mlardem tranzystorów? Jaką platformę sprzętową wybrać? Jaka archtektura systemu będze najbardzej efektywna? Jak podzelć zadana (funkcje) systemu pomędzy software hardware? 5

6 W = 5 Zalety systemów jednoukładowych mnaturyzacja pole kontaktowe nezawodność ( pad ) obnżene poboru mocy P~(U, f, C) W = VDD zmnejszene lczby osobnych kontaktowe ( pad ) układów scalonych Gnd W = 5 VDD Gnd V DD pole zmnejszene lczby Gnd ln sygnałowych ch pojemnośc zwększene częstotlwośc zegara f~(/c) elmnacja welu buforów I/O obnżene kosztów produkcj jednolty cykl procesów produkcyjnych 6

7 Projektowane systemów komputerowych Wymagana rynku wobec systemów nformatycznych: wzrost wydajnośc systemów nformatycznych; realzacja meszanych systemów analogowocyfrowych SoC; zwększene jakośc projektowana systemów. optymalzacja sprzętowa czasowa równoległe przetwarzane danych specjalstyczna platforma sprzętowa stosowane nowoczesnych technolog VLSI skrócene czasu projektowana weryfkacj systemu zgodność z zasadą projektowana bezbłędnego (ang. Frst-Tme-Rght) 7

8 Projektowane systemów komputerowych Wymagana rynku wobec systemów nformatycznych: wzrost wydajnośc systemów komputerowych; Intel Core Duo Extreme Edton X6800 -,9 GHz, FSB 066 MHz, MB L Cache, 75 W Intel Core Extreme Quad QX6700 -,66 GHz, 86 mm, 58 mln tranzystorów, 0 W równoległe przetwarzane danych specjalstyczna platforma sprzętowa stosowane nowoczesnych technolog VLSI 8

9 Projektowane systemów SoC Sposoby zwększena jakośc projektowana SoC: zautomatyzowane procesu projektowana weryfkacj; software-hardware codesgn; wykorzystane komponentów IP-core; realzacja w układze scalonym różnych technologcznych wysp (obszarów); realzacja obszarów reprogramowalnych. skrócene czasu projektowana weryfkacj systemu możlwość zmany archtektury jednostk przetwarzającej (po wyprodukowanu układu, a nawet w trakce pracy systemu) wększa funkcjonalność układu scalonego relatywne zmnejszene poboru mocy systemu 9

10 Nowoczesne tendencje w projektowanu SoC (IP-core) Tendencje w projektowanu: wykorzystane gotowych projektów dla wększośc podukładów systemu (IPcore); hardware-software codesgn; automatyzacja procesu projektowana na wszystkch pozomach (szczególne na pozome strukturalnym); realzacja technologcznych wysp (nna technologa, napęce zaslana, częstotlwość zegara, td.); równoległe przetwarzane danych; mnmalzacja poboru mocy na pozomach projektowana strukturalnym logcznym. IP Core Generator Generc values Generc values Generc values Formy IP-core : Hard-core (pozom topograf układu); Frm-core (pozom netlsty, np. format EDIF) Soft-core (pozom VHDL) 0

11 Nowoczesne tendencje w projektowanu SoC: (IP-core c.d.) Formy IP-core : Hard-core (pozom topograf układu); Frm-core (pozom netlsty, np. format EDIF) Soft-core (pozom HDL)

12 Nowoczesne tendencje w projektowanu SoC (codesgn) Tendencje w projektowanu: wykorzystane gotowych bloków ( komponentów IP-core); hardware-software codesgn; automatyzacja procesu projektowana na wszystkch pozomach (szczególne na pozome strukturalnym); realzacja technologcznych wysp-obszarów (nna technologa, napęce zaslana, częstotlwość zegara, td.); równoległe przetwarzane danych; mnmalzacja poboru mocy na pozomach projektowana strukturalnym logcznym. Cechy charakterystyczne: równoczesne projektowane częśc sprzętowej programowej systemu; proces teracyjny; cągła współpraca zespołów projektowych; odnalezene właścwego podzału funkcj systemu na zbory: realzowane sprzętowo programowo; wykorzystane obszarów reprogramowalnych.

13 Nowoczesne tendencje w projektowanu SoC (automatyzacja) Tendencje w projektowanu: wykorzystane gotowych bloków ( komponentów IP-core); hardware-software codesgn; automatyzacja procesu projektowana na wszystkch pozomach (szczególne na pozome strukturalnym); realzacja technologcznych wysp-obszarów (nna technologa, napęce zaslana, częstotlwość zegara, td.); równoległe przetwarzane danych; mnmalzacja poboru mocy na pozomach projektowana strukturalnym logcznym. Automatyzacja projektowana na pozomach logcznym nższych: dobrze opracowane podstawy metodologczne; szerok wybór środowsk CAD; projektowane weryfkacja są bardzo czasochłonne. Projektowane strukturalne: szybsze projektowane; znaczne szybsza weryfkacja projektu; brak efektywnych metod projektowana środowsk CAD.

14 Nowoczesne tendencje w projektowanu SoC (wyspy technologczne) Tendencje w projektowanu: wykorzystane gotowych bloków ( komponentów IP-core); hardware-software codesgn; automatyzacja procesu projektowana na wszystkch pozomach (szczególne na pozome strukturalnym); realzacja technologcznych wysp-obszarów (nna technologa, napęce zaslana, częstotlwość zegara, td.) w tym obszarów reprogramowalnych; równoległe przetwarzane danych; mnmalzacja poboru mocy na pozomach projektowana strukturalnym logcznym. Zalety: możlwość ntegracj różnych komponentów hard -core na jednym podłożu; mnmalzacja poboru mocy poprzez tworzene wysp z różnym napęcem zaslana o różnej strukturze (np. RAM); Realzacja obszarów reprogramowalnych: wększa funkcjonalność nezawodność układu; możlwość modyfkacj; ułatwene procesu projektowana; zmnejszene poboru mocy

15 Uproszczona struktura układu reprogramowalnego FPGA Xlnx O N - C H I P C O N F I G U R A T I O N M E M O R Y C O N F I G U R A T I O N S I G N A L S P r o g r a m m a b l e S w t c h M a t r x I O B I O B I O B I O B C L B C L B C L B I O B I O B C L B C L B C L B I O B pamęć konfguracyjna blok We/Wy komórk przełącznk I O B C L B C L B C L B I O B I O B I O B I O B 5

16 Uproszczona struktura układu reprogramowalnego Vrtex II Pro 6

17 Uproszczona struktura bloku procesorowego 7

18 Nowoczesne tendencje w projektowanu SoC (przetwarzane równoległe) Tendencje w projektowanu: wykorzystane gotowych bloków ( komponentów IP-core); hardware-software codesgn; automatyzacja procesu projektowana na wszystkch pozomach (szczególne na pozome strukturalnym); realzacja technologcznych wyspobszarów (nna technologa, napęce zaslana, częstotlwość zegara, td.); równoległe przetwarzane danych; mnmalzacja poboru mocy na pozomach projektowana strukturalnym logcznym. Zalety przetwarzana równoległego: zapewnene pożądanej wydajnośc systemu; mnejsza aktywność A przełączeń bramek w układze /lub mnejsza częstotlwość zegara systemowego. P~(U, f, C, A) f~(/c) Mnmalzacja poboru mocy na pozome logcznym: wybór właścwych IP-core; sterowane częstotlwoścą zegara w poszczególnych blokach systemu; mnmalzacja długośc połączeń w układze. 8

19 Przykład. Realzacja szeregowa operacj bazowej FFT (o o podstawe z podzałem w czase nr taktu ImC ImC ReC ReC ImB ReB Blok sterowana... ReW ImW ImW ReW MUX MUX SM ± SM ± A A+ Re A z podzałem w czase) B C Im A + = = Re B Im B + + W ReC ReC ReW ImW ImC + ImC A A + ImW ReW Re A = Re B ReC ReW + ImC ImW Im A = Im B Re C ImW ImC ReW + Parametry operacj bazowej operacje mnożena; 8 operacj dodawana; Parametry urządzena: blok mnożący; sumatory; czas oblczeń - takty. ReW ReC BS ImW ImC... ReB MUX MUX ImB MUX MUX MUX SM ± SM ± A A + 9

20 ReW ReC BS Przykład (c.d.): Realzacja równoległa operacj bazowej FFT... ImW ImC ReB MUX MUX ImB MUX MUX MUX SM SM FFT (przetwarzane równoległe) A A + P~(U, f, C, A) Parametry urządzena szeregowego: blok mnożący; sumatory ( + ); 0 rejestrów; 5 multplekserów; blok sterowana (7 wyjść); czas oblczeń - takty. ± ± ReC ReB ImW ImB ReW Parametry urządzena równoległego: blok mnożące; 8 sumatorów ( + lub ); 0 rejestrów; czas oblczeń - takt. SM SM SM SM ImC SM SM SM SM ReA ReA+ ImA ImA+ 0

21 Ogranczena nowoczesnej technolog VLSI spowodowane efektam fzycznym Technologe 0,8 µm 0,µm 90nm 65nm: wzrost rezystancj ln (śceżek) łączących bramk; wzrost pojemnośc C mędzy sąsednm lnam; zmnejszene napęca zaslana (nawet ponżej V). λ λ śceżk na warstwe metalzacj λ λ λ λ C C

22 Ogranczena nowoczesnej technolog VLSI spowodowane efektam fzycznym (c.d.) relatywne zmnejszene częstotlwośc pracy systemu Negatywne skutk stosowana zaawansowanych technolog VLSI: relatywny wzrost opóźnena sygnałów w lnach; wzrost prawdopodobeństwa powstana zakłóceń w pracy systemu relatywny wzrost wzajemnego oddzaływana sygnałów; wzrost różncy pozomu sygnału na początku końcu ln. WYNIK. Dodatkowe wymagane do projektantów SoC stosowane zasady lokalnośc regularnośc połączeń

23 Projektowane systemów SoC Wybór typu archtektury systemu SoC: lokalność regularność połączeń wewnętrznych; realzacja w obszarze reprogramowalnym układu scalonego; regularne algorytmy przetwarzana danych; równoległe przetwarzane danych. Wynk: Archtektury macerzy procesorowych Najwększy współczynnk wydajność/złożoność sprzętowa wśród równoległych archtektur nnych typów Istneją teoretyczne podstawy systematycznego projektowana MP (metody odwzorowana algorytmów regularnych)

24 Przykładowe archtektury macerzy procesorowych

25 Przykładowe archtektury macerzy procesorowych m = m = m =

26 Założena wstępne wykładu projektu: część cyfrowa systemu SoC zawera jeden lub klka obszarów reprogramowalnych; podstawowym archtekturam jednostek przetwarzających dla systemów SoC są archtektury macerzy procesorowych. Zagadnena podstawowe: opracowane programów równoległych (wykład); zapoznane sę ze sposobam projektowana potokowych jednostek przetwarzających dla systemów SoC (wykład); zapoznane sę z analtycznym metodam projektowana równoległych jednostek przetwarzających dla systemów SoC na pozome strukturalnym (wykład); realzacja praktyczna (w tym komputerowa) w/w metod (projekt zespołowy). 6

27 Operacja bazowa FFT o podstawe z podzałem w czase B W A A A + = = B B + C C W W C A + Re A Im A + = = Re B Im B + + ReC Re C ReW ImW + ImC ImC ImW ReW Re A = Re B Re C ReW + ImC ImW Im A = Im B Re C ImW ImC ReW + ReC ReW ImW ImC ReB ImB ReA ImA ReA+ ImA + Parametry operacj bazowej: operacje mnożena; 8 operacj dodawana. 7

28 Graf algorytmu 6-punktowego FFT o podstawe z podzałem w czase, normalne uporządkowanym danym wejścowym odwróconą btowo kolejnoścą wynków N = 8 N = N = W W log N W W W W W W W6 W6 W W W6 W W5 W W7 8

29 Graf algorytmu 6-punktowego FFT o podstawe z podzałem w czase, odwróconą btowo kolejnoścą danych wejścowych normalne uporządkowanym wynkam N = N = N = W W W5 0 W W W W W6 W W W6 log N W W W W W6 W7 9

30 Opracowane struktury ALU do realzacj operacj bazowej FFT z podzałem w czase (c.d.) ReC ReW ImW ImC B W A ReB ImB ReA ImA C A + ReA+ ImA + ReC ReB + ReW - Re A Im A + = = Re B Im B + + ReC Re C ReW ImW + ImC ImC Re A = Re B Re C ReW + ImC Im A = Im B Re C ImW ImC + ImW ReW ImW ReW 0

31 Opracowane struktury ALU do realzacj operacj bazowej FFT z podzałem w czase (c.d.) nr taktu ReC ReW ImW ImC ReB ImB ReA ImA ImC ImC ReC ReC ReW ImW ImW ReW ReA+ ImA + ImB ReB... Blok sterowana ReC ReW MUX MUX ReB +/- +/- + - A A +

32 Opracowane struktury ALU do realzacj operacj bazowej FFT z podzałem w czase (c.d.) ReC ReW ImW ImC ReB ImB ReA ImA ReA+ ImA + Parametry operacj bazowej operacje mnożena; 8 operacj dodawana; Parametry urządzena: blok mnożący; sumatory; czas oblczeń - takty. nr taktu ImC ImC ReC ReC ImB ReB ReW ImW ImW ReW MUX MUX SM ± SM ± A A+ Re A Im A + = = Re B Im B + + ReC Re C ReW ImW ImC + ImC ImW ReW Re A = Re B Re C ReW + ImC ImW Im A = Im B Re C ImW ImC ReW + Blok sterowana...

33 Opracowane bloku sterowana (BS) dla opracowanego ALU nr taktu ImC ImC ReC ReC ReW ImW ImW ReW s MUX s SM ± A Re A = Im A = + Re B Im B + ReC ReW + Re C ImW + ImC ImW ImC ReW Re A = Re B Re C ReW + ImC ImW ImB ReB Blok sterowana... ALU s MUX 0 s SM ± A + Im A = Im B Re C ImW ImC ReW + ReB+ReC*ReW=> ReB-ReC*ReW=> Nr taktu 5() => => ReA => => => ReA + => ImB+ReC*ImW=> ReA =-ImC*ImW=> ImA =+ImC*ReW=> ImB-ReC*ImW=> ReA + =+ImC*ImW=> ImA + =-ImC*ReW=> ImA => ImA + =>

34 Opracowane bloku sterowana (BS) dla opracowanego ALU (c.d.) nr taktu ImC ImC ReC ReC ImB ReB Blok sterowana... ReW ImW ImW ReW ALU s MUX s MUX 0 SM ± SM ± s s Nr taktu Operacja ReB+ReC*ReW=> ReB-ReC*ReW=> + => => ImB+ReC*ImW=> ImB-ReC*ImW=> + => => ReA =-ImC*ImW=> ReA + =+ImC*ImW=> + ReA => ReA + => ImA =+ImC*ReW=> ImA + =-ImC*ReW=> + => => +5 => => A A + s (MUX) 0 0 Re A s (MUX) 0 0 Im A + = Re B s (SM) 0(+) 0(+) (-) 0(+) + = Im B + ReC s (SM) (-) (-) 0(+) (-) ReW Re C ImW + Odczyt z RAM ReB ReC ImB ReC ImC ImC ImC ROM ReW ImW ImW ReW ImW ImC ReW Re A = Re B Re C ReW + ImC ImW Im A = Im B Re C ImW ImC ReW + Zaps do RAM ReA ReA + ImA ImA +

35 Opracowane bloku sterowana (BS) dla opracowanego ALU (c.d.) Nr taktu Operacja ReB+ReC*ReW=> ReB-ReC*ReW=> + => => ImB+ReC*ImW=> ImB-ReC*ImW=> + => => ReA =-ImC*ImW=> ReA + =+ImC*ImW=> + ReA => ReA + => ImA =+ImC*ReW=> ImA + =-ImC*ReW=> + => => ReB+ReC*ReW=> ReB-ReC*ReW=> +5 => => ImB+ReC*ImW=> ImB-ReC*ImW=> +6 => => ReA =-ImC*ImW=> ReA + =+ImC*ImW=> s (MUX) s (MUX) s (SM) 0(+) 0(+) (-) 0(+) 0(+) 0(+) (-) s (SM) (-) (-) 0(+) (-) (-) (-) 0(+) Odczyt z RAM ReB ReC ImB ReC ImC ImC ReB ReC ImB ReC ImC ROM ReW ImW ImW ReW ReW ImW ImW Zaps do RAM ReA ReA + ImA ImA + ReA ReA + ImA ImA + 5

36 Opracowane bloku sterowana (BS) dla opracowanego ALU (c.d.) nr taktu ImC ImC ReC ReC ReW ImW ImW ReW s MUX s SM ± A Re A = Im A = + Re B Im B + ReC ReW + Re C ImW + ImC ImW ImC ReW Re A = Re B Re C ReW + ImC ImW ImB ReB Blok sterowana... ALU s MUX 0 s SM ± A + Im A = Im B Re C ImW ImC ReW + s5 RAM TAKTY Danych We MUX Re TAKTY - - Adr.C Adr.B Adres 0 OUT ImC ImB ReC ReB Im 6

37 Opracowane bloku sterowana (BS) dla opracowanego ALU (c.d.) s5 s6 s7 RAM TAKTY Danych We MUX Re TAKTY - - Adr.C Adr.B Adres 5 OUT - - ImB ReB - Im MUX TAKTY 5 ImC ImC ReC ReC - nr taktu ImC ImC ReC ReC ReW ImW ImW ReW s MUX SM ± s A ImB ReB Blok sterowana... ALU s MUX 0 SM ± s A + 7

38 Idea funkcjonowana generatora adresów RAM dla algorytmu FFT z odwróconą btowo kolejnoścą odczytu danych We Formowane adresów danych wejścowych dla przypadku N=6 Nr kroku (lczba kroków wynos log N = )

39 Przykładowy generator adresów RAM dla algorytmu FFT z odwróconą btowo kolejnoścą odczytu danych We Nowa teracja st. Cout Reset shft left mł. st. mł. teracje SM st st. mł. st mł mł. Cn 9

40 Przykładowy generator adresów RAM ROM dla algorytmu FFT z podzałem w czase odwróconą btowo kolejnoścą odczytu danych We Nowa teracja st. Cout Reset shft left mł. st. mł. teracje SM st st. mł. st mł mł. Cn st mł. st. SM mł. st. mł. 0

41 Operacja bazowa FFT o podstawe z podzałem w dzedzne częstotlwośc B W A ReB ReC ImB ImC ReW C A + ImW A A = B + C + = ( B C ) W + Re A = Re B + Im A = Im B + ReC ImC Re A = (Re B ReC ) ReW (ImB ImC ) + Im A = (Re B ReC ) ImW + (Im B ImC ) ReA ImW ReW ImA ReA + ImA + Parametry op. bazowej operacje mnożena; 6 operacj dodawana.

42 Graf algorytmu 6-punktowego FFT o podstawe z podzałem w częstotlwośc, odwróconą btowo kolejnoścą wynków normalne uporządkowanym danym wejścowym N = 8 N = N = W 5 0 W W W 8 W 9 9 W5 0 5 W6 W 7 W7 5 5 log N W W W6 W W6 W W W

43 Graf algorytmu 6-punktowego FFT o podstawe z podzałem w częstotlwośc, odwróconą btowo kolejnoścą danych wejścowych normalne uporządkowanym wynkam N = N = N = W W 0 5 W6 6 6 W 7 W W5 5 0 W W7 W W W W W6 W W W W log N

44 Opracowane struktury potokowego ALU do realzacj operacj bazowej FFT (z podzałem w częstotlwośc) B W A ReB ReC ImB ImC ReW C A + ImW A A = B + C + = ( B C ) W + Re A = Re B + Im A = Im B + ReC ImC Re A = (Re B ReC ) ReW (ImB ImC ) + Im A = (Re B ReC ) ImW + (Im B ImC ) ReA ImW ReW ImA ReA + ImA + Parametry op. bazowej operacje mnożena; 6 operacj dodawana.

45 Opracowane struktury potokowego ALU do realzacj operacj bazowej FFT z podzałem w częstotlwośc(c.d.) ReB ReC ImB ImC ReB ReC ImB ImC ReW ImW ReW ImW MUX MUX ReA ImA - + ReA + ImA + ReA + ReA ImA + ImA Parametry urządzena: blok mnożące + 6 sumatorów; czas oblczeń - takty. 5

46 Struktura ogólna urządzena potokowego do realzacj N-punktowego FFT nr taktu ROM AUTOM. STER. RAM ImC ImC ReC ReC ReW ImW ImW ReW wejśce FFT RAM ImB ReB... Blok sterowana MUX MUX +/- +/- A A + 6

47 Struktura ogólna urządzena potokowego do realzacj N-punktowego FFT (c.d.) Przykładowa struktura Bloku Sterowana oraz wynk symulacj Generatora Adresów GNR FDv 6 NOR 7 OR 8 NOT 9 0 7

48 Zadana do perwszej częśc projektu zespołowego Nr zad. FFT z podzałem w dzedzne: częstotlwośc (F), czasu (T) Lczba bloków mnożena sumatorów, Σ Odwrócona btowo kolejność danych: na wejścu (We), na wyjścu (Wy) Maksymalna długość cyklu oblczenowego (taktów zegara t) 0 F, We 6 F, We F, We F, We F, We 5 T, We 6 F, Wy 6 7 F, Wy 8 F, Wy 9 F, Wy 0 F, Wy T, Wy F, 6 Wy F, 6 We T, Wy 5 T, We 8