Wpływ obfuskacji na parametry techniczne projektów sprzętowych na bazie układów Altery

Transkrypt

1 Maciej Brzozowski 1 Politechnika Białostocka Wpływ obfuskacji na parametry techniczne projektów sprzętowych na bazie układów Altery Temat ochrony własności intelektualnej od wielu lat cieszy się dużym zainteresowaniem zarówno wśród projektantów jak i naukowców. Sama tematyka ochrony własności intelektualnej jest dosyć szeroka i łączy w sobie wiele dziedzin z zakresu techniki, prawa, jak i etyki. Podejmowana w artykule tematyka obfuskacji pozwala w efektywny sposób podnieść bezpieczeństwo informacji należącej do firmy podczas udostępniania jej osobom trzecim. Należy pamiętać, że bezpieczeństwo przedsiębiorstwa to nie tylko bezpieczeństwo informatyczne ale także bezpieczeństwo zgromadzonych danych. Odbiorcy końcowi produktów programistycznych takich, jak systemy operacyjne czy gry, przeważnie bez większego problemu potrafią stwierdzić czy ich kopia jest oryginalna czy też nie. Z projektami sprzętowymi sprawa nie jest już taka prosta. Po pierwsze właściciel projektu sprzętowego może nie wiedzieć o wyprodukowaniu czy też wprowadzeniu na rynek większej ilości zaprojektowanych przez niego układów. Po drugie użytkownik, często nieświadomie, może nabyć urządzenie naruszające własność intelektualną przez jego producenta do wykorzystywanych przez niego projektów sprzętowych. Zakupione produkty (rozumiane jako,,podróbki lub,,klony ) często są identyczne ze swoimi pierwowzorami oraz posiadają te same zabezpieczenia i oznakowania. Powyższe problemy wynikają z obecnie przyjętego modelu wytwarzania układów scalonych. Racje ekonomiczne związane z drogim procesem produkcji wymusiły rozdzielenie procesu projektowania układów cyfrowych od procesu ich produkcji. Proces produkcji układów scalonych został przeniesiony w rejony o niższym koszcie pracy takich, jak Chińska Republika Ludowa. Ze względu na coraz większe skomplikowanie projektów sprzętowych i związany z tym wzrost kosztów projektowania dużym zainteresowaniem cieszy się udostępnianie oraz wykorzystanie bloków własności intelektualnej. Wprowadzenie bloków IP (ang. Intellectual Property Cores) skraca czas projektowania a przez to obniża koszty oraz przyśpiesza czas w jakim produkt może znaleźć się w sprzedaży. Obecnie powszechne jest stosowanie bloków IP pochodzących od różnych dostawców w jednym projekcie. Sytuacja ta jest szczególnie zauważalna w przypadku projektów typu SoC (ang. System on a chip). Ze względu na dużą złożoność logiczną układów SoC projektowanie ich wszystkich komponentów od podstaw z pominięciem bloków IP jest ekonomicznie nieopłacalne. Włączanie w projekt przez licencjobiorcę bloków soft IP w postaci kodu języka opisu sprzętu (HDL - ang. Hardware Description Language) umożliwia projektantom uniezależnienie się od architektury, czy też producenta układów programowalnych oraz korzystanie z szerokiego wyboru narzędzi EDA (ang. Electronic Design Automation). Powyższe rozwiązanie pozwala również na stosowanie podczas projektowania ogólnie dostępnych symulatorów kodu HDL. Należy zwrócić uwagę na zalety bloków soft IP nad blokami hard IP, jakimi są elastyczność zastosowanych rozwiązań oraz ich pełna skalowalność. Niestety udostępnianie bloków soft IP na poziomie opisu HDL przez licencjodawcę obarczone jest wadami. Licencjobiorca lub osoba, która pozyskała komponent z pominięciem opłat licencyjnych, ma pełen wgląd w opis komponentu i może wbrew woli licencjodawcy przeanalizować jego budowę, modyfikować oraz pozyskiwać wiedzę o algorytmach użytych w bloku IP. 1 dr inż. M. Brzozowski, adiunkt, Politechnika Białostocka, Wydział Informatyki, Katedra Systemów Informacyjnych i Sieci Komputerowych. 3854

2 Odpowiedzią na powyższe zagrożenia własności intelektualnej jest obfuskacja, której zastosowanie będzie rozważane w artykule na poziomie HDL. Obfuskacja czyli zaciemnianie kodu (ang. obfuscation) jest metodą przekształcania kodu źródłowego projektu, która zachowuje jego działanie semantyczne, ale znacząco utrudnia analizę i zrozumienie. Ochrona opisu projektu za pomocą metod obfuskacyjnych zachowuje jego pełną syntezowalność (jeżeli jest to wymagane) oraz pozwala na jego symulowanie z poziomu kodu HDL. Powyższe rozwiązanie zachowuje pełną funkcjonalność bloku IP przy równoczesnej ochronie informacji na temat działania projektu. 1. Obfuskacja Obfuskacja jest intencyjnym, czyli zamierzonym wprowadzaniem modyfikacji w kodzie źródłowym opisu projektu mającym na celu ochronę własności intelektualnej przy zachowaniu jego pełnej funkcjonalności. Ze względu na powyższe działanie należy zbadać, w jakim stopniu wprowadzone zmiany mogą wpłynąć na parametry niefunkcjonalne projektu, np. na jego parametry techniczne po zsyntezowaniu. W informatyce obfuskacja jest postrzegana jako proces udostępniania jedynie funkcjonalności oprogramowania [4]. Taki opis wymagań stawianych obfuskacji jest podejściem najbardziej zrozumiałym i przejrzystym znaczeniowo. Zagadnienie obfuskacji nie formułuje metody, w jaki ma zostać zabezpieczony projekt oraz nie opisuje innych ważnych parametrów z nim związanych. Ochrona własności intelektualnej do projektów programistycznych przy pomocy metod obfuskacyjnych jest tematyką znaną i doczekała się już wielu publikacji naukowych. W przypadku zabezpieczania projektów sprzętowych metodami obfuskacyjnymi jest to tematyka nowa. Jako jeden z pierwszych temat obfuskacji projektów sprzętowych został podjęty w publikacji [1,2]. Artykuły opisują wpływ transformat obfuskacyjnych na parametry projektu - zaimplementowanego za pomocą języków opisu sprzętu - po jego zsyntezowaniu. Tematykę obfuskacji projektów sprzętowych jako kolejni podjęli Chakraborty oraz Bhunia w swojej pracy [3]. Autorzy proponują modyfikację wewnętrzną projektu, polegającą na dodaniu automatu FSM (ang. Finite State Machine) o określonej funkcji przejść, powodującego nieprawidłowe działanie układu. Na wyjściu układu pojawiać się będą nieprawidłowe wartości sygnałów do czasu, aż na wejściu nie zostanie wprowadzona wymagana sekwencja danych. Metody ochrony własności intelektualnej, podobne do metod Chakarbotego i Bahunii, zaproponowali również w roku 2008 Roy wraz ze współpracownikami [6] jako system pod nazwą EPIC (ang. Ending Piracy of Integrated Circuits). Li oraz Zhou w publikacji [7] proponują połączenie obfuskacji z cyfrowymi znakami wodnymi 2. Analiza Inżynierowie podczas projektowania układów cyfrowych na poziomie języka opisu sprzętu do opisania danej funkcjonalności używają różnych konstrukcji specyficznych dla danego języka. Narzędzie syntezujące odwzorowuje oraz optymalizuje konstrukcje językowe najpierw do poziomu RTL a następnie do poziomu logicznego. W wyniku działań opisy identyczne (równoważne) pod względem funkcjonalnym mogą różnić się parametrami technicznymi po zsyntezowaniu. Dlatego też należało zbadać w jakim stopniu narzędzie syntezujące potrafi rozpoznać zastosowane w opisie konstrukcje językowe. Najczęściej używanymi konstrukcjami podczas opisywania funkcjonalności projektu są konstrukcje warunkowe (if, elsif, when, case, for i inne), które następnie odwzorowywane są na poziomie RTL w takie konstrukcje jak np. multipleksery. Analizie zostały poddane opisy najczęściej wykorzystywanych układów kombinacyjnych takich, jak multipleksery (przeana- 3855

3 lizowanych 8 wersji opisów), demultipleksery (7 wersji), kodery (7 wersji) oraz dekodery (8 wersji). Liczba wejść danych analizowanych układów multipleksera oraz koder od 2 do 64. Liczba wyjść danych układów demultipleksera oraz dekodera od 2 do 64. Liczba przeanalizowanych opisów dała łącznie 180 rozważonych implementacji wybranych układów kombinacyjnych dla każdej jednej wybranej architektury docelowej. Opisy zostały zaimplementowane w języku opisu sprzętu VHDL. Zbiór przeanalizowanych opisów dla poszczególnych grup układów kombinacyjnych powstał na bazie różnych konstrukcji językowych takich jak case when, select, when, if, elsif, while oraz operatorów and, or. Poszczególne opisy w grupach zostały skonstruowane w taki sposób by były niepowtarzalne pod względem swojej budowy. Wygenerowanie opisów innych od przedstawionych jest możliwe, jednak ich budowa będzie powieleniem użytych wcześniej konstrukcji językowych wykorzystanych w już przedstawionych opisach. Poprawność działania opisów jak i ich ekwiwalentność funkcjonalną należało zweryfikować zarówno na poziomie opisu jak i w wybranej logice docelowej. Za logikę docelową został wybrany układ FPGA Altera EP1C12Q240C8 z rodziny Cyclone wraz ze środowiskiem syntezującym Quartus II 9.1 w wersji Web Edition. Symulacja funkcjonalna jak i testy strumienia konfiguracyjnego bezpośrednio w wybranej logice docelowej (płyta prototypowa UP3-1C12 bazująca na układzie FPGA Altera Cytclone EP1C12Q240C8) potwierdziły tożsamość funkcjonalną powyższych grup opisów układów kombinacyjnych. 3. Analiza podstawowa Wszystkie projekty zostały zsyntezowane przy użyciu tych samych domyślnych ustawień projektu zestawem programów Quartus II 9.1 w wersji Web Edition, w skład którego wchodzą wykorzystywane podczas procesu syntezy narzędzia quartus_map, quartus_fit, quartus_asm oraz quartus_sta. Podczas badań zostały oszacowane takie parametry, jak czas propagacji sygnału na krytycznej ścieżce oraz liczba wykorzystanych jednostek LUT. W tabeli 1 przedstawiono średnią wartość parametrów zmierzonych na zdefiniowanych wcześniej grupach projektów. Podane wyniki zostały poszerzone o wartość minimalną oraz maksymalną analizowanego parametru. 4. Analiza podstawowa Wszystkie projekty zostały zsyntezowane przy użyciu tych samych domyślnych ustawień projektu zestawem programów Quartus II 9.1 w wersji Web Edition, w skład którego wchodzą wykorzystywane podczas procesu syntezy narzędzia quartus_map, quartus_fit, quartus_asm oraz quartus_sta. Podczas badań zostały oszacowane takie parametry, jak czas propagacji sygnału na krytycznej ścieżce oraz liczba wykorzystanych jednostek LUT. W tabeli 1 przedstawiono średnią wartość parametrów zmierzonych na zdefiniowanych wcześniej grupach projektów. Podane wyniki zostały poszerzone o wartość minimalną oraz maksymalną analizowanego parametru. 3856

4 Tab. 1. Wpływ implementacji na parametry techniczne projektu. We /Wy Multiplekser Demultiplekser Koder Dekoder min śr. max min śr. max min śr. max min śr. max Czas propagacji LUT 2 16,08 16,08 16,08 12,57 12,57 12,57 8,78 9,66 9,81 8,89 8,97 8, ,77 17,58 18,07 15,35 15,35 15,35 12,69 13,23 13,32 13,54 13,54 13, ,39 17,52 20,55 14,06 14,06 14,06 15,59 17,71 23,65 18,88 18,88 18, ,81 18,38 20,04 17,87 18,11 18,21 17,33 26,55 35,30 12,65 12,74 13, ,92 20,36 20,84 20,17 20,78 22,31 23,70 30,33 35,80 17,11 19,07 19, ,51 24,36 25,33 21,94 22,03 22,24 23,82 34,92 38,79 18,08 20,63 22, , , , , , , , , , , , ,63 85 Wiedząc, które z analizowanych opisów poszczególnych układów kombinacyjnych uzyskują najlepsze parametry pod względem czasu propagacji na krytycznej ścieżce, można przystąpić do ich porównania. Rysunek 1 przedstawia minimalny, uśredniony oraz maksymalny czas propagacji sygnału na krytycznej ścieżce analizowanej grupy opisów multipleksera w zależności od liczby wejść danych. Jest to graficzne przedstawienie wyników zawartych w tabeli 1. Rys. 1. Logo Maksymalny czas propagacji analizowanych opisów multipleksera. Powyższy sposób analizy oraz przedstawienia wyników daje podstawy jedynie do stwierdzenia, że zachodzą zmiany poszczególnych parametrów, jednak nic nie mówi o tym, w jakim stopniu poszczególne zmiany można porównać pomiędzy sobą i w jakim stopniu uzależnione są one od liczby wejść dla poszczególnych opisów. 3857

5 Rys. 2. Czas propagacji sygnału na krytycznej ścieżce dla opisów multipleksera. Na rysunku 2 został przedstawiony minimalny oraz maksymalny czas propagacji na krytycznej ścieżce w odniesieniu do jego średniej wartości dla poszczególnej liczby wejść dla opisów multipleksera. Należy zwrócić uwagę, że zmiany poszczególnych parametrów nie zachodzą liniowo pod względem liczby wejść/wyjść analizowanej grupy opisów układów kombinacyjnych. Dotyczy to zarówno przyrostów poszczególnych parametrów, jak i zmian w zależności od średniej wartości uzależnionych od liczby wejść/wyjść w analizowanym opisie układu kombinacyjnego. Dzieje się tak, ponieważ poszczególne opisy danej struktury mogą zostać zsyntezowane w różny sposób - zależny od użytych konstrukcji językowych - i w efekcie charakteryzować się różnymi właściwościami dla poszczególnej liczby danych wejściowych/wyjściowych. 5. Analiza rozszerzona Wiedząc już, jaki wpływ mają ekwiwalentne przekształcenie po zsyntezowaniu w wybranej architekturze z rodziny Cyclone, należało rozszerzyć badania na inne obecnie popularne architektury produkcji firmy Altera. Dzięki badaniom będzie można ustalić, jakie architektury są najbardziej wrażliwe na ekwiwalentne przekształcenia opisów. Analiza winna odpowiedzieć na pytanie, w jak dużym stopniu obfuskacja opisu projektu wpływa na jego parametry techniczne. Oprogramowanie syntezujące Quartus II Web Edition od wersji 11 nie wspiera układów z rodziny Cyclone, dlatego jako baza do dalszych testów zostało wybrane oprogramowanie Quartus II 13.1 Web Edition - umożliwiło to przeprowadzenie badań dla najnowszych układów z rodziny Aria, Cyclone oraz Max. W ramach badań zostały zsyntezowane grupy opisów multipleksera, demultipleksera, kodera oraz dekodera dla piętnastu układów z rodziny MAX II, dziewięciu z rodziny MAX V, dwudziestu dziewięciu z rodziny Cyclone III oraz Cyclone III LS, dwadzieścia cztery z rodziny Cyclone IV E oraz EX, dwudziestu dwóch z rodziny Cyclone V oraz dwunastu z rodziny Aria II. Pełny spis analizowanych układów z podziałem na rodziny przedstawia tabela 2. Analizie zostały poddane 89 architektury, co łącznie dało zsyntezowanych i przeanalizowanych opisów układów kombinacyjnych (nie wliczając opisów układów kombinacyjnych przeanalizowanych dla układu z rodziny Cyclone). 3858

6 Tab. 2. Wybrane układy programowalne. MAX II MAX V Cyclone III Cyclone III LS Cyclone IV GX Cyclone V EPM1270F256A5 5M1270ZF256A5 EP3C10E144C7 EP3CLS100F484C7 EP4CGX110CF23C7 5CEBA2F17A7 EPM1270T144A5 5M1270ZT144A5 EP3C10F256C6 EP3CLS100U484C7 EP4CGX110DF27C7 5CEBA4F23C7 EPM2210F256A5 5M2210ZF256A5 EP3C10M164C7 EP3CLS150F484C7 EP4CGX110DF31C7 5CEBA5F23C7 EPM2210F324A5 5M2210ZF324C4 EP3C10U256C6 EP3CLS200F484C7 EP4CGX150CF23C7 5CEBA7F23C7 EPM240F100C4 5M240ZM100A5 EP3C120F484C7 EP3CLS70F484C7 EP4CGX22CF19C6 5CEFA2F23C6 EPM240ZM100C6 5M240ZT144A5 EP3C16E144C7 EP3CLS70U484C7 EP4CGX30CF19C6 5CEFA4F23C6 EPM570F100A5 5M570ZF256A5 EP3C16F256C6 Cyclone IV E EP4CGX30CF23C6 5CEFA5F23C6 EPM570F256C3 5M570ZM100A5 EP3C16M164C7 EP4CE10E22A7 EP4CGX50CF23C6 5CEFA7F23C6 EPM570M100C4 5M570ZT144A5 EP3C16Q240C8 EP4CE10F17A7 EP4CGX75CF23C6 5CGTFD5C5F23C7 EPM570M256C4 Cyclone IV E EP3C16U256C6 EP4CE10U14I7 EP4CGX75DF27I7 5CGTFD7B5M15C7 EPM570T100A5 EP4CE10E22A7 EP3C25F256C6 EP4CE115F23C7 Arria II GX 5CGXBC3B6F23C7 EPM570T144A5 EP4CE10F17A7 EP3C25Q240C8 EP4CE15F17A7 EP2AGX45CU17C4 5CGXBC4C6F23C7 EPM570ZM100C6 EP4CE10U14I7 EP3C25U256C6 EP4CE15F23A7 EP2AGX45CU17C6 5CGXBC5C6F23C7 EPM570ZM144C6 EP4CE115F23C7 EP3C40F324C6 EP4CE15M8I7 EP2AGX45CU17I3 5CGXBC7B6M15C7 EPM570ZM256C6 EP4CE15F17A7 EP3C40Q240C8 EP4CE30F19A7 EP2AGX45CU17I5 5CGXFC3B6F23C6 Cyclone III LS EP4CE15F23A7 EP3C55F484C6 EP4CE30F29C6 EP2AGX45DF25C4 5CGXFC4C6F23C6 EP3CLS100F484C7 EP4CE15M8I7 EP3C55U484C6 EP4CE30U19A7 EP2AGX45DF25C6 5CGXFC5C6F23C6 EP3CLS100U484C7 EP4CE30F19A7 EP3C5E144C7 EP4CE40F19A7 EP2AGX45DF25I3 5CGXFC7B6M15C6 EP3CLS150F484C7 EP4CE30F29C6 EP3C5F256C6 EP4CE55F23C6 EP2AGX45DF25I5 5CSEBA5U23A7 EP3CLS200F484C7 EP4CE30U19A7 EP3C5M164C7 EP4CE6E22A7 EP2AGX45DF29C4 5CSEMA6F31A7 EP3CLS70F484C7 EP4CE40F19A7 EP3C5U256C6 EP4CE75F23C6 EP2AGX45DF29C6 5CSTFD5D5F31I7 EP3CLS70U484C7 EP4CE55F23C6 EP3C80F484C6 EP2AGX45DF29I3 5CSXFC6C6U23A7 EP4CE75F23C6 EP4CE6E22A7 EP3C80U484C6 EP2AGX45DF29I5 Podczas analizy projektów zostały wzięte pod uwagę takie parametry jak, czas propagacji sygnału na krytycznej ścieżce oraz liczba wykorzystanych komórek LUT. Poszczególne rodziny charakteryzują się podobną architekturą pod względem wewnętrznego podziału logicznego. Każda architektura składa się z bloków logicznych LAB (ang. Logic Array Blocks), które składają się między innymi z jednostek LUT, przerzutników, (1) multiplekserów oraz innej logiki. Architektura bloków LAB jak i liczba jednostek LUT przypadająca na jeden LAB, jest różna w analizowanych architekturach. Poszczególne architektury charakteryzują się też różną liczbą wejść tablic LUT. Porównanie zmian w liczbie wykorzystanych jednostek LUT nie byłoby miarodajne pomiędzy różnymi rodzinami układów. Dlatego wyniki badań zostały przedstawione jedynie dla czasu propagacji sygnału na krytycznej ścieżce. W początkowej fazie badania zostały przeprowadzone tak, jak dla układu z rodziny Cyclone. Dla każdego układu reprogramowalnego, układu kombinacyjnego, jego wersji oraz liczby wejść/wyjść danych został oszacowany czas propagacji sygnału na krytycznej ścieżce. W następnym kroku dla każdego układu programowalnego oraz analizowanego układu kombinacyjnego został wybrany minimalny, maksymalny oraz wyliczony średni czas propagacji na krytycznej ścieżce przy jednoczesnym uwzględnieniu liczby wejść/wyjść. Na podstawie uzyskanych danych można było ustalić zmiany badanego parametru - zmiany minimalnego oraz maksymalnego czasu propagacji na krytycznej ścieżce do wartości średniej w zależności od liczby wejść/wyjść danego układu kombinacyjnego a następnie uśrednić je. 3859

7 Kolejnym etapem badań było wskazanie układu kombinacyjnego, który wykazywał najmniejsze oraz największe zmiany czasu propagacji sygnału na krytycznej śnieżce po zsyntezowaniu ekwiwalentnych opisów. W tym celu została zdefiniowana miara odległości: Przez najmniejszy wpływ należy rozumieć, że odległość dla analizowanego układu kombinacyjnego, wyliczona na podstawie uśrednionej zmiany minimalnej oraz uśrednionej zmiany maksymalnej czasu propagacji sygnału na krytycznej ścieżce była najmniejsza. Tab. 3. Najlepsze oraz najgorsze układy pod względem zmian czasu propagacji sygnału na krytycznej ścieżce. Układ Najlepszy Najgorszy kombinacyjny Układ min [%] max [%] Układ min[%] max [%] Multiplekser EPM570M100C4-2,58 1,34 EP4CE75F23C6-5,49 17,17 Demultiplekser EP2AGX45DF29I3-0,14 0,06 EP3CLS100U484C7-6,10 6,25 Koder EP2AGX45DF29C4-0,92 2,61 A5M240ZT144A5-28,09 17,00 Dekoder EP4CGX22CF19C6 0,00 0,00 A5M570ZF256A5-5,30 1,53 Tabela 3 przedstawia wytypowane na podstawie miary odległości układy reprogramowalne o najmniejszym i największym wpływie na czas propagacji sygnału na krytycznej ścieżce przy zastosowaniu ekwiwalentnych wersji opisów. Grupę o najmniejszym wpływie na ekwiwalentne przekształcenia wybranych opisów układów kombinacyjnych zdominowały układy z rodziny Arria II GX. W grupie układów o największym wpływie ekwiwalentnych przekształceń na czas propagacji sygnału znalazły się układy z rodziny MAX V. Tab. 4. Uśrednione zmiany czasu propagacji na krytycznej ścieżce analizowanych grup układów kombinacyjnych. Układ kombinacyjny Średnia minimalna [%] Średnia maksymalna [%] Odległość Multiplekser -4,27 5,06 6,62 Demultiplekser -2,27 2,34 3,26 Koder -8,43 6,02 10,36 Dekoder -1,11 0,57 1,25 Kolejnym etapem badań było wskazanie układu kombinacyjnego, który wykazywał najmniejsze oraz największe zmiany czasu propagacji sygnału na krytycznej śnieżce po zsyntezowaniu ekwiwalentnych opisów. Tabela 4 przedstawia uśrednione zmiany minimalne oraz maksymalne analizowanych grup układów kombinacyjnych. Tabela dodatkowo została rozszerzona o zdefiniowaną wcześniej odległość w celu wyrażenia wpływu ekwiwalentnych przekształceń. Układem kombinacyjnym o najmniejszym wpływie jest grupa opisów dekodera o uśrednionym minimalnym czasie propagacji na krytycznej ścieżce o 1,11% mniejszym od czasu średniego oraz o uśrednionym czasie maksymalnym o 0,57% większym od czasu średniego. Jako grupa układów kombinacyjnych, wykazująca największe zmiany związane z zastosowaniem ekwiwalentnych opisów, wykazuje grupa opisów kodera o uśrednionym minimalnym czasie o 8,43% mniejszym od czasu średniego oraz o uśrednionym czasie maksymalnym o 6,02% większym od czasu średniego, co jest jednocześnie największym pomniejszeniem oraz powiększeniem czasu propagacji na krytycznej ścieżce spośród wszystkich analizowanych grup układów kombinacyjnych. 3860

8 6. Podsumowanie Artykuł został poświęcony badaniom związanym z wpływem ekwiwalentnego opisu na parametry techniczne projektu po zsyntezowaniu takie jak czas propagacji sygnału na krytycznej ścieżce oraz obszar zajmowany w architekturze docelowej. Uśredniony maksymalny czas propagacji sygnału na krytycznej ścieżce dla wszystkich analizowanych opisów wynosi 4.02% w odniesieniu do czasu średniego, natomiast uśredniony czas minimalny 3.50% mniejszy od czasu średniego. Wynika z tego, że maksymalne zmiany czasu propagacji na krytycznej ścieżce nie są duże i dla analizowanych opisów średnia zmian nie przekracza 5%. Analiza parametrów technicznych zsyntezowanych projektów jednoznacznie potwierdza możliwość wykorzystania obfuskacji, czyli ekwiwalentnego przekształcenia opisu, w celu zabezpieczenia własności intelektualnej do projektów sprzętowych. Równoważne przekształcenie opisu za pomocą różnorodnych konstrukcji językowych, wprowadza zmiany w czasie propagacji sygnału na krytycznej ścieżce, jednak są one nieznaczne. Uśredniona zmiana czasu propagacji na krytycznej ścieżce dla wszystkich grup w wybranych architekturach wynosi poniżej 5%. Daje to podstawę do dalszych badań zastosowania transformat obfuskacyjnych w celu zabezpieczania własności intelektualnej do projektów sprzętowych. Artykuł powstał w ramach pracy własnej MB/WI/1/2014 Politechniki Białostockiej. Streszczenie W artykule, w szczególności, zwrócono uwagę na ochronę własności intelektualnej za pomocą metod obfuskacyjnych. Kolejnym etapem przedstawionych badań był ich wpływ na parametry techniczne projektu po zsyntezowaniu dla układów programowalnych produkcji firmy Altera obecnie jednego z największych dostawców rozwiązań reprogramowalnych. W artykule została wykazana możliwość zastosowania obfuskacji w ochronie projektów sprzętowych. Obfuscation impact on hardware design technical parameters based on Altera devices. Abstract In the article, in particular, highlighted the protection of intellectual property through obfuscation methods. The next phase of this research was the impact on the technical parameters of the synthesized design for programmable devices manufactured by Altera - currently one of the largest reprogrammable solution providers. The article has presented the possibility of using obfuscation in the protection of hardware designs. 7. Literatura [1] Brzozowski M., Yarmolik V. N. Obfuscation as intellectual rights protection in VHDL language. 6th International Conference on Computer Information Systems and Industrial Management Applications CISIM, strony , Los Alamitos, CA, USA, IEEE Computer Society. [2] Brzozowski M., Yarmolik V. N. VHDL obfuscation techniques for protecting intellectual property rights on design. 5th IEEE East-West Design and Test Symposium EWDTS, strony , [3] Chakraborty R. S., Bhunia S. Hardware protection and authentication through netlist level obfuscation. ICCAD 08: Proceedings of the 2008 IEEE/ACM International Conference on Computer-Aided Design, strony , Piscataway, NJ, USA, IEEE Press. [4] Collberg C., Thomborson C., Low D. A taxonomy of obfuscating transformations. Raport instytutowy, July

9 [5] Hofheinz D., Malone-Lee J., Stam M. Obfuscation for Cryptographic Purposes. 4th Theory of Cryptography Conference, wolumen 4392 serii Lecture Notes in Computer Science, strony Springer, [6] Roy J., Koushanfar F., Markov I. Epic: Ending piracy of integrated circuits. Design, Automation and Test in Europe, strony , [7] Li L., Zhou H. Structural transformation for best-possible obfuscation of sequential circuits. IEEE Int. Symposium on Hardware-Oriented Security and Trust (HOST),